SU1086427A1 - Устройство дл делени - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ, содержащее шифратор, сумматор произведений , п / 1с k-разр дных умножителей (k 2.. .л/2, а п- разр дность операндов ) , причем выход шифратора соединен с первыми входами умножителей , вторые входы которых соединены с соответствующей группой 1 -разр дов шины делител  устройства, выходы умножителей соединены с соответствующими входами сумматора произведений, отличающеес  тем, что, с целью повьшени  быстродействи  устройства , в него введены сумматорвычитатель , блок уточнени  цифры частного, преобразователь дополнительного кода в пр мой код, блок коррекции, содержащий сумматор по модулю два, вычитающий счетчик и группу сумматоров по модулю два, выходы которых подключены к шине частного устройства, первый вход сумматора по модулю два, первые входы сумматоров по модулю два группы подключены к шине знака устройстваj выход переноса сумматора-вычитател  соединен с вторым входом сумматора по модулю два, инверсный выход сумматора по модулю два соединен со счетным входом вычитающего счетчика. информационный вход которого соединен с выходом шифратора устройства, выходы вычитающего счетчика блока коррекции соединены соответственно с вторыми входами сумматора по модулю два группы, выходы сумматора произведений соединены соответственно с входами первой группы сумматоравычитател , входы второй группы сумматора-вычитател  соединены соответственно с шиной делимого устройства , управл ющий вход сумматоравычитател  соединен с шиной знака устройства, а выходы - с шиной остатка устройства, вход преобразовател  дополнительного кода в пр мой код соединен с шиной делимого устройства, (Л управл ющий вход преобразовател  дополнительного кода в пр мой код соединен с шиной знака устройства, , а блок уточнени  цифры частного содержит первый 21 -входовый элемент И, второй

Description

вого элемента И блока уточнени  цифры частного, выходы первого и второго элементов И которого соединены соответственно с первым и вторым входами первого элемента ИЛИ, пр мой и инверсный выходы которого соединены соответственно с первыми входами третьего и четвертого элементов И, вторые входы которых объединены и подключены к ()-му выходу преобразовател  дополнительного кода в пр мой код, ()-й выход которого соединен с третьим входом третьего элемента И блока уточнени  цифры частного , первый и второй входы второго элемента ИЛИ которого соединены соответственно с выходами третьего и четвертого элементов И, выход второго элемента ИЛИ блока уточнени  цифры частного, выходы, с первого по (1,+ 1)-й, преобразовател  дополнительного кода в пр мой код соединены соответственно с входами первой группы шифратора, входы, с второго по ()-й, шины делител  соединены соответственно с входа ми второй группы шифратора .,

Изобретение относитс  к вычислительной технике и может быть применено при разработке быстродействуюuoix устройств делени , обеспечивающих формирование К -разр дных двоич ных цифр частного на каждом шаге делени .. Известно устройство дл  делени  чисел, формирующее в каждом такте разр дов частного и содержащее П-разр дные регистры операндов, сум матор округлени , шифратор цифр частного, 1 -разр дных умножителей ( ) сумматор произведений, вычитатель , сумматор частного, блок управлени  Недостатком известного устройств  вл етс  относительно низкое быстро действие. Наиболее близким к предлагаемому  вл етс  устройство дл  делени  п-разр дных чисел, содержащее шифра тор, сумматор произведений, п/1 1,-разр дных умножителей (k 2...и/ а п- разр дность операндов), приче выход шифратора соединен с первыми входами умножителей, вторые входы которых соединены с соответствующей группой k разр дов шины делител  устройства, выходы умножителей соединены с соответствующими входами сумматора произведений С 22. Недостатком этого устройства  вл етс  большой объем оборудовани  и низкое быстродействие.

2 Цель изобретени  - повышение быстродействи  устройства. Поставленна  цель достигаетс  тем, что в устройство дл  делени , содержащее шифратор, сумматор произведений , h /V tc-разр дных умножителей (1 2...П/2, а «-разр дность операндов), причем выход шифратора соединен с первыми входами умножителей , вторые входы которых соединены с соответствующей группой 1 -разр дов шины делител  устройства, выходы умножителей соединены с соответствующими входами сумматора произведений, введены сумматор-вычитатель, блок уточнени  цифры частного, преобразователь дополнительного кода в пр мой код, блок коррекции, содержащий сумматор по модулю два, вычитающий счетчик и группу сумматоров по модулю два, выходы которых подключены к шине частного устройства, первый вход сумматора по модулю два, первые входы сумматоров по модулю два группы подключены к шине знака устройства , выход переноса сумматора-вычитател  соединен с вторым входом сумматора по модулю два.инверсньй выход сумматора по модулю два соеди-;; иен со счетным входом вычитающего счетчика, информационный вход которого соединен с выходом шифратора устройства, выходы вычитающего счетчика блока коррекции соединены соответственно с вторыми входами сумматоров по модулю два группы, выходы сумматора произведений соединены соответственно с входами первой гру пы сумматора-вычитател , входы второй группы сумматора-вычитател  сое динены соответственно с шиной делимого устройства, управл ющий вход сумматора-вычитател  соединен с шиной знака устройства, а выходы - с шиной остатка устройства, вход преобразовател  дополнительного кода в пр мой код соединен с шиной делимого устройства, управл ющий вход преобразовател дополнительного код в пр мой код соединен с шиной знака устройства, а блок уточнени  цифры частного содержит первый 2)(-входовый элемент И, второй (21;+1)-входовый элемент И (Ic 2,п/2), третий, четвертый элементы И, два элемента ИЛИ, причем выходы, с первого по , преобразовател  дополнительног кода в пр мой код устройства соединены соответственно с первого по 1.-й взводами первого элемента И блок уточнени  цифры частного, входы, с первого по , второго элемента И которого соединены соответственно с входами с tc-ro по первый, первого элемента И, входы, с ()-го по , первого и второго элементов И соединены соответственно с второго по (1.+ 1)-й разр дами шины делител  устройства, выход (1 + 1)-го разр да преобразовател  дополнительного код в пр мой код которого соединен с ()-м входом первого элемента И блока уточнени  цифры частного, вьйс ды первого и второго элементов И которого соединены соответственно с первым и вторым входами первого элемента ИЛИ, пр мой и инверсный выходы которого соединены соответстве но с первыми входами третьего и четвертого элементов И, вторые входы которых объединены и подключены к (k+2)-My выходу преобразовател  дополнительного кода в пр мой код, ()-и выход которого соединен с третьим входом третьего элемента И блока уточнени  цифры частного,, первый иВторой входы второго элемента ИЛИ которого соединены соответственн с выходами третьего и четвертого элементов И, выход второго элемента ИЛИ блока уточнени  цифры частного, выходы с первого по (К+О-й, преобразовател  дополнительного кода в пр мой код соединены соответственно с входами первой группы шифратора, входы, с второго по (1с+1)-й, шины делител  соединены соответственно с входами второй группышифратора. На фиг.1 представлена структурна  схема устройства дл  делени ; на фиг.2 - структурна  схема преобразовател  дополнительного кода в пр мой код; на фиг.З - структурна  схема блока уточнени  цифры частного на .фиг.4 - структурна  схема блока коррекции. Устройство дл  делени  содержит преобразователь 1 дополнительного кода в пр мой код, шифратор 2, блок 3 уточнени  цифры частного, умножители 4, сумматор 5 произведений, сумматор-вьгчитатель 6, блок 7 коррекции , шину 8 делимого устройства, шину 9 делител  устройства, шину 10 знака устройства, шину 11 частного устройства, шину 12 остатка устройства . Преобразователь 1 дополнительного кода в пр мой код содержит группу сумматоров 13, 14 и 15 по модулю два, сумматор 16 по модулю два, элемент 17 И, суммирующий сметчик 18. Блок 3 уточнени  цифры час -ного содержит элементы И 19-22, элементы ИЛИ 23 и 24. Блок 7 коррекции содержит сумма- тор 25 по модулю два, счетчик-вычитатель 26, группу сумматоров 27-30 по модулю два. Преобразователь 1 дополнительного кода в пр мой предназначен дл  преобразовани  делимого (остатка) из дополнительного кода в пр мой код. Блок 3 уточнени  цифры частного предназначен дл  преобразовани  делимого (остатка) в особых.случа х. Блок 7 коррекции предназначен дл  исправлени  текущих k разр дов частного , если они определены неточно. Устройство дл  делени  работает следующим образом. По шинам делимого 8 и делител  9 в устройство поступают соответственно делимое и делитель в пр мом коде без знака. Дл  определенности полагаем , что в устройстве используетс  воична  система счислени  на кажом такте делени  определ етс  k-4 воичных цифр частногоJ операнды меют вид правильных дробей и нормаизованы (деление целых чисел также озможно при помощи данного устройства при незначительном изменении пор дка делени ), причем делитель должен fTbiTb больше делимого. По шине 10 знака в устройство подаетс  знак остатка (в исходном состо нии подаетс  логический О) В преобразователе 1 дополнительного кода в пр мой код производитс  преобразование остатка из дополнительного в пр мой код, если остаток получилс  отрицательным (по шине 10 знака пришла логическа  1). С помощью шифратора 2 по 1с+2 раз р дам делимого и по 1 разр дам делител  формируетс  1. разр дов частного , причем эта группа разр дов должна получитьс  либо точно, либо превьш1ать истинную группу на одну единицу младшего разр да (относител но этой группы). с помощью блока 3 уточнени  цифры частного осуществл етс  анализ k+Z разр дов делимого (остатка) и 1 раз р дов делител , после чего производитс  их преобразование и передача на шифратор 2. Принцип работы этого блока следующий. В особых случа х Дл  получени  необходимой точности цифры частного необходимо 1(+3 разр да делимого. Чтобы уменьшить объем оборудовани , необходимого дл  шифратора 2, блок 3 уточнени  цифры частного преобразует ()-и разр д делимого с учетом (k+3)-ro разр да делимого и 1с разр  дов делител  в соответствии со след щей логической функцией, выведенной дл  . 4, где 2 5 цифры второго - п того разр дов делител ; 7 - P-J - цифры первого - седьмого разр дов делимого (остат ка) . г - преобразованна  цифра шестого разр да делимого (остатка). Цифры остальных разр дов делимого (остатка) передаютс  на второй вход шифратора 2 без изменени . На фиг.З - приведен пример блока 3 уточнени  цифры частного дл  1; 4 С помощью умножителей 4 и суммаТора 5 произведений формируетс  ( п+1)-разр дное произведение п -разр дного делител  и 1 цифр частного, полученных с выхода шифратора 2. Сумматор-вычитатель 6 формирует остаток, вычита  из делимого (остатка ) произведение делител  на 1с цифр частного, если знак на шине 10 знака положительный, или суммиру  эти значени , если знак на шине 10 знака отрицательный. В зависимости от знака предьщущего остатка (шина 10 знака) и выходного переноса, поступающего с второго выхода сумматора-вычитател  6 на вход блока 7 коррекции, последний осуществл ет исправление 1 разр дов частного в соответствии со следующей корректировочной таблицей. Корректировки нет Преобразование цифр частного в пр мой код из дополнительного Преобразование цифр частного в пр мой код из обратного На выходные шины 11 частного и 12 остатка подаютс  соответственно k цифр частного с выхода блока 7 коррекции и остаток с выходным переносом (дл  формировани  знака остатка ) с выхода сумматора-вычитател  6. П р и м е- р. Устройство при ,„ работает следующим образом. Пусть делитель D О,100010101101j делимое Кф О, 0,011101101011; значение частного Ч 0,110110101110. 1-й такт. В преобразователе 1 Дополнительного кода в пр мой к-од производитс  передача цифр старших разр дов делимого (0111011. на вход блока 3 уточнени  цифры частного .. Блок 3 уточнени  цифры частного по семи цифрам старших разр дов делимого

(0111011) и четырем цифрам второго п того разр дов делител  (первый разр д всегда равен 1 фиг.З) форми рует шесть преобразованных цифр делимого (011101), которые совместно с цифрами 0001 второго - п того разр дов делител  подаютс  на вход шифратора 2, .

На выходе шифратора 2 формируетс  четыре цифры частного.Ч: 1110.

С помощью умножителей 4 и сумматора 5 произведений формируетс  произведение П 0,1110 х X О,100010101101 0„0111100101110110.

С помощью сумматора-вычитател  6 Фоомиоуетс  очеоедной оста.ток R RQ- П, 0111011010110000 + .+ 1000011010001010 1111110100111010 (выходной перенос равен 0).

Блок 7 коррекции в соответствии с корректировочной таблицей функционировани  блока коррекции производит вычитание единицы .из младшего разр да цифры частного Ч Ч-1 1110-0001 1101.

Таким образом, на выход устройства дл  делени  подаетс  остаток R 1111110100111010 и выходной перенос , равный О, по шине 12 остатка, ja также цифры частного 1101 (по -шине 11 частного) .

2-й такт. На шину 9 делител  подаетс  делитель Д 100010101101.

На шину 8 делимого подаетс  остаток , сдвинутый влево на четыре разр да R 110100111010.

На шину 10 знака подаетс  знак остатка, равный 1 (инвертированное значение выходного переноса с второго выхода сумматора-вьгчитател  6) .

В преобразователе 1 дополнительного кода в пр мой код производитс  преобразование остатка из дополнительного кода в пр мой код (на шйне 10 знак равен 1). На его выходе формируетс  семь цифр остатка (00101 to).

Блок 3 уточнени  цифры частного формирует шест цифр остатка (001011

С помощью шифратора 2 по шести цифрам остатка (OOJ011) и четырем цифрам делител , кроме самого старшего (0001), формируютс  очередные цифры частного Ч 0101. С помощью умножителей 4 и сумматора 5 произведений формируетс  произведение П Ч.Д 010x100010101101 0010101101100001. С помощью сумматора-вычитател  6 формируетс  очереной остаток Rj R,+n 110100 П10100000+ +0010101101100001 1111111100000001 (выходной перенос равен 0).

Блок 7 коррекции в соответствии с корректировочной таблицей производит преобразование группы цифр частного 42 из обратного кода в прмой код:

Таким образом, на выход устрой; ства подаетс  остаток R2 1111111100000001 и выходной перенос , равный О, по шине 12 остатка и очередные разр ды частного Ч- 1010 по шине 11.

3-й такт.

На шину 9 делител  подаетс  делитель Д 100010101101.

На шину 8 делимого подаетс  остаток , сдвинутый влево на четыре разр да R2 11-1100000001.

На шину 10 знака подаетс  знак остатка, равный 1 (инвертированное значение выходного переноса с второго выхода сумматора-вычитател  6).

В преобразователе 1 дополнительного кода в пр мой код производитс  преобразование остатка из дополнительного кода в пр мой код.

На выходе формируетс  семь цифр остатка (0000111).

БлокЗ уточнени  цифры частного формирует шесть цифр остатка (000011).

С помощью шифратора 2 по шести цифрам остатка (000011) и четырем цифрам делител  (0001) формируютс  очередные цифры 4acTHqifo Ч 0001. С помощью умножителей 4 и сумматора 5 произведений формируетс  произведение П Д 0001x100010101101 0000100010101101. С помощью сумматора-вычитател  6 формируетс  очередной остаток RJ R2+ П 1111000000010000+0000100010101101 1111100010111101 (выходной перенос равен 0).Блок 7 коррекции в соответствии с корректировочной таблицей произведений преобразовывает группу цифр частного Ч из обратного кода в пр мой код: Ч,

( 000Up 1110Таким образом, на выход устройства подаетс  остаток Rg 1111100010111101 и выходной перенос , равный О, по шине 12 и очерепные разр ды частного 4j 1110 по шине 11.

Остаток получаетс  отрицательным (выходной перенос равен 0). Чтобы получить правильный остаток в пр мом коде необходимо к получившемус  отрицательному остатку, сдвинутому на четыре разр да влево, прибавить

и

Фиг.1

делитель, т.е. R-1000101 IIIOH IOOOIOIO1101 000101101010 .

Окончательно получаем Ч 0,110110101110, ,000101101010.

Преимущество предлагаемого устройства состоит в повышении быстродействи  , в сокращении аппаратурных затрат и, как следствие, в повьштении эффективности.

. и

п

П

Шина 10

KjSnJ

tunef

Claims (1)

1. УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ, содержащее шифратор, сумматор произведений, η/кк-разрядных умножителей (к = 2... л/2, а и - разрядность операндов) , причем выход шифратора соединен с первыми входами умножителей, вторые входы которых соединены с соответствующей группой к -разрядов шины делителя устройства, выходы умножителей соединены с соответствующими входами сумматора произведений, отличающееся тем, что, с целью повышения быстродействия устройства, в него введены сумматорвычитатель, блок уточнения цифры частного, преобразователь дополнительного кода в прямой код, блок коррекции, содержащий сумматор по модулю два, вычитающий счетчик и группу сумматоров по модулю два, выходы которых подключены к шине часу ного устройства, первый вход сумматора по модулю два, первые входы сумматоров по модулю два группы подключены к шине знака устройства; выход переноса сумматора-вычитателя соединен с вторым входом сумматора по модулю два, инверсный выход сумматора по модулю два соединен со счетным входом вычитающего счетчика, информационный вход которого соединен с выходом шифратора устройства, выходы вычитающего счетчика блока коррекции соединены соответственно с вторыми входами сумматора по модулю два группы, выходы сумматора произведений соединены соответственно с входами первой группы сумматоравычитателя, входы второй группы сумматора-вычитателя соединены соответственно с шиной делимого устройства, управляющий вход сумматоравычитателя соединен с шиной знака устройства, а выходы - с шиной остатка устройства, вход преобразователя _β дополнительного кода в прямой код 58 соединен с шиной делимого устройства, управляющий вход преобразователя дополнительного кода в прямой код ^соединен с шиной знака устройства, , а блок уточнения цифры частного содержит первый 2 к -входовый элемент И, второй (2к +1)-входовый элемент И (к= 2,п/2) , третий и четвертый элементы И, два элемента ИЛИ, причем выходы с первого по к-й, преобразователя дополнительного кода в прямой код устройства соединены соответственно с первого по k-й входами первого элемента И блока уточнения цифры частного, входы, с первого по k-й, второго элемента И которого соединены соответственно с входами, с к-го по первый, первого элемента И, входы, с (к+1)-го по 2 к-й, первого и второго элементов И соединены соответственно с второго по (к+1)-й разрядами шины делителя устройства, выход (к+1)-го разряда преобразователя дополнительного кода в прямой код соединен с (2к+1)-м входом перSU ,„.1086427 _г 1086427 вого элемента И блока уточнения цифры частного, выходы первого и второго элементов И которого соединены соответственно с первым и вторым входами первого элемента ИЛИ, прямой и инверсный выходы которого соединены соответственно с первыми входами третьего и четвертого элементов И, вторые входы которых объединены и подключены к Ск+2)-му выходу преобразователя дополнительного кода в прямой код, (к+3)-й выход которого сое- ⁴ динен с третьим входом третьего элемента И блока уточнения цифры частно- .

   го, первый и второй входы второго элемента ИЛИ которого соединены соот ветственно с выходами третьего и чет вертого элементов И, выход второго элемента ИЛИ блока уточнения цифры частного, выходы, с первого по (К+1)-й, преобразователя дополнитель ного кода в прямой код соединены соответственно с входами первой труп пы шифратора, входы, с второго по (к+1)-й, шины делителя соединены соответственно с входа’ми второй группы шифратора.