SU1478212A1 - Устройство дл делени - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  быстродействующих арифметических устройств дл  выполнени  операции делени  чисел. Цель изобретени  - сокращение объема оборудовани , необходимого дл  реализации устройства. Устройство дл  делени  содержит регистры 1, 2 остатка, регистр 3 делител , сумматор 4 частного, блок 5 делени  усеченных чисел, компараторы 6, 11, блок 7 умножени , вычитатель 8, сумматор 9, элемент ИЛИ 10, блок 12 управлени  с соответствующими св з ми. 3 ил.

Description

Ј -4

ОО Ю

Шиг.1

Изобретение относитс  к вычислительной технике и может быть использовано дл  быстродействующих арифметических устройств дл  выполнени  операции делени  чисел.

Цель изобретени  - сокращение объема оборудовани , необходимого дл  реализации устройства.

На фиг.1 приведена структурна  схема устройства дл  делени ; на фиг.2 - функциональна  схема блока управлени ; на фиг.З - микропрограмма работы устройства.

Устройство дл  делени  содержит (фиг.1 ) первый 1 и второй 2 регистры остатка, регистр 3 делител , сумматор 4 частного, блок 5 делени  усеченных чисел, первый коммутатор 6, блок 7 умножени , вычитатель 8, сум- матор 9, элемент ИЛИ 10, второй коммутатор 11, блок 12 управлени , входы 13 и 14 данных и синхронизации соответственно, выходы 5 и 16 частного и остатка соответственно, выхо- ды 17 разр дов регистра 1, выходы 18 разр дов регистра 2, выходы 19 старших разр дов регистра 1, выходы 20 старших разр дов регистра 2, выходы 21 коммутатора 6, выходы 22 разр дов регистра 3, выходы 23 старших разр дов регистра 3, выходы 24 блока 5, выходы 25 коммутатора 11, выходы 26 разр дов сумматора 9, выходы 27 стар- лих разр дов сумматора 9, выход 28 элемента ИЛИ 10, выходы 29 и 30 первой и второй групп блока 7, выходы 31 и 32 первой и второй групп вычита- тел  8, выходы 33-37 блока 12 управлени . Блок 32 (фиг.2) содержит счет чих 38 и пам ть 39 микрокоманд.

Вход 13 данных устройства соединен с информационными входами регистра 3 делител  и с информационными входами первой группы первого комму- татора 6, выходы 21 которого соединены с информационными входами первого регистра 1 остатка, выходы 7 которого соединены с входами первого слагаемого сумматора 9, входы второго слагаемого которого соединены с выходами 18 второго регистра 2 остатка, выходы 26 сумматора 9  вл ютс  выходом 16 остатка устройства и соединены с входами уменьшаемого вычитател  8, выходы 31 и 32 первой и второй групп которого соединены с информационными входами второй группы первого коммутатора 6 и информационными

входами второго регистра 2 остатка соответственно, выходы 22 регистра 3 делител  соединены с входами пер4- вой группы блока 7 умножени , выходы 29 и 30 соответственно первой и второй групп которого соединены с входами вычитаемого первой и второй групп вычитател  8, выходы 19 и 20 старших разр дов соответственно первого и второго регистров 1 и 2 остатка соединены с входами делимого первой и второй групп блока 5 делени  усеченных чисел соответственно, входы делител  которого соединены с выходами 23 старших разр дов регистра 3 делител , выходы 24 блока 5 делени  усеченных чисел соединены с информационными входами второго коммутатора 11, выходы 25 которого соединены с входами второй группы блока 7 умножени  и с входами младших разр дов сумматора 4 частного, выходы которого  вл ютс  выходом 15 частного устройства , выходы 27 старших разр дов сумматора 9 соединены с входами элемента ИЛИ 10, выход 28 которого соединен с управл ющим входом второго коммутатора 11, синхровходы первого 1 и второго 2 регистров остатка, регистра 3 делител , сумматора 4 частного и блока 12 управлени  соединены с входом 14 синхронизации устройства, первый выход 33 блока 2 управлени  соединен с первым управл ющим входом первого коммутатора бис входами установки в О второго регистра 2 остатка м сумматоре 4 частного, второй выход 34 блока 12 управлени  соединен с вторым управл ющим входом первого коммутатора бис входами разрешени  записи второго регистра 2 остатка и сумматора 4 частного, третий 35 и четвертый 36 выходы блока 12 управлени  соединены с входами разрешени  записи первого регистра 1 остатка и регистра 3 делител  соответственно , п тый выход 37 блока 12 управлени   вл етс  выходом синхронизации окончани  делени  устройства.

Рассмотрим функциональное назначение и реализацию основных узлов и блоков устройства дл  делени .

Первый регистр I остатка (п-Н)- разр дный, из которых один разр д расположен слева от зап той и п разр дов - справа от зап той. В исходном состо нии в этом регистре хранитс  п-раэр дный двоичный код делимого

без знака, а в процессе делени  в него записываютс  значени  сумм очередных остатков, формируемых в устройстве , в двухр дном коде (в виде двух чисел: первое число  вл етс  поразр дной суммой, а второе - его поразр дными переносами). Второй регистр 2 остатка содержит п разр дов, из которых один расположен слева от зап той , а остальные - справа. В исходном состо нии этот регистр обнулен. Регистр 3 делител  n-раэр дный, причем все разр ды расположены справа от зап той. В регистре 3 делител  в исходном состо нии хранитс  п-раэр д- ный двоичный код делител  без знака. Предполагаетс  что регистры реализованы на основе двухтактных синхронных DV-триггеров. Запись информации в регистры производитс  по синхроимпульсу при наличии разрешающего потенциала иа их V-входах.

Сумматор 4 частного предназначен дл  хранени  частного и участвует в процессе формировани  правильного значени  частного. В первом такте делени  сумматор 4 частного обнул етс  путем подачи импульса с входа 14 синхронизации устройства на его синхро- входы и разрешающего потенциала с первого выхода 33 блока 12 управлени  на вход разрешени  установки в О сумматора 4 частного. Во всех других тактах работы устройства в сумматоре 4-частного накапливаетс  значение частного. Дл  этого к значению частного, сформированному на предыдущих тактах работы устройства и сдвинутому на (k-1) разр д влево (в сторону старших разр дов), прибавл етс  значение k цифр частного, сформированных на выходах. 25 второго коммутатора 11 в текущем такте. Запись результата этого суммировани  в сумматор 4 частного производитс  по синхроимпульсу при наличии разрешающего потенциала на входе разрешени  записи , который подключен к второму входу 34 блока 12 управлени . После завершени  делени  образованное в сумматоре 4 частное поступает на выход 15 частного устройства. Предполагаетс  t что сумматор 4 частного реализован на основе комбинационного сумматора и регистра.

Формирование k цифр частного на каждом такте работы устройства производитс  путем делени  значени  стар0

5

0

5

ших разр дов непрнрр-дечного остатке на значение старших разр дов делител , увеличенное на единицу младшего разр да. Увеличение значени  старших разр дов делител  на единицу младшего разр да устран ет возможность получени  в устройстве k цифр частноге г. избытком. Так как в предлагаемом устройстве при формировани  k цифр частного используютс  только старшие разр ды остатка, не приведенного к однор дному коду, то становитс  возможным образование неправильного значени  k цифр частного. Так, если значение старших разр дов приведенного остатка, полученного на выходах 26 сумматора 9, равно нулю, то значение старших разр дов остатка на выходах 19 и 20 старших разр дов первого 1 и второго 2 регистров остатка может быть меньше, чем нуль на единицу младшего разр да, т.е. значение

1

1 1

где

количество стар1

0

5

0

5

0

5

ших разр дов остатка, участвующих в формировании k цифр частного. Дл  исключени  возможности получени  в этом -случае неверного значени  k цифр частного в устройстве предусмотрена блокировка (Формирование значени  k цифр частного, равного нулю) цифр частного, полученных на выходах 24 блока 5 делени  усеченных чисел, чПутем подачи на управл ющий вход второго коммутатора i1 уровн  логического О с выхода 28 элемента ИЛИ 10, Уровень логического О на его выходе 28 устанавливаетс  в том случае, если значение k старших разр дов однор дного кода остатка, полученного на выходах 27 старших разр дов сумма- ,тора 9, равно нулю. Во всех других случа х на выходы 25 второго коммутатора 1 i пропускаетс  значение k цифр частного с выходов 24 блока 5 делени  усеченных чисел.

В блоке 5 делени  усеченных чисел производитс  деление значени  старших (k+З) разр дов неприведенного остатка, поступающего на входы делимого первой и второй групп блока 5 делени  усеченных чисел с выходов 19 и 20 старших разр дов первого 1 и второго 2 регистров остатка соответственно , на значение старших (k+2) разр дов делител , поступающего на входы делител  блока 5 делени  усе5 , 14 ченных чисел г пыхолов 23 старших разр дов регистра 3 делител , увеличенное на единицу младшего разр да. При этом значение k-раэр дного частного , получаемого на выходах 25 второго коммутатора, может быть либо равно значению старших k разр дов частного, получаемого при делении п разр дных чисел, либо меньше его на единицу младшего разр да с весом . Предполагаетс , что блок 5 делени  усеченных чисел реализован в виде однотактной делительной матрицы, выполн ющей деление (К+3)-разр дного делимого, представленного в двухр дном коде, на +2)разр дный делитель по методу без восстановлени  остатка и без приведени  переносов в остатках .

С помощью первого коммутатора 6 осуществл етс  передача на информационные входы первого регистра 1 остатка либо делимого с входа 13 данных устройства, когда на первом выхо- де 33 блока 12 управлени  формируетс  сигнал логической I, либо результата , образованного на выходах . 31 первой группы вычитател  8, когда на втором выходе 34 блока 12 управле- ни  формируетс  сигнал логической . Первый коммутатор 6 может быть реализован на элементах 2И-2ИЛИ.

С помощью второго коммутатора 11 осуществл етс  передача на выходы 25 либо k разр дов частного, сформированного на выходах 24 блока 5 делени  усеченных чисел, когда на управл ющем входе второго коммутатора 11 присутствует сигнал логической 1, подаваемый с выхода 28 элемента ИЛИ 10, либо О, когда на управл ющем входе второго коммутатора 11 присутствует сигнал логического О. Второй коммутатор 11 может быть реалиэо ван на элементах И.

ф

В блоке 7 умножени  осуществл етс  перемножение k-разр дного частного , сформированного на выходах 25 второго коммутатора И и поступающего на вторую группу входов блока 7 .умножени , и n-разр дного делител , хран щегос  в регистре 3 делител  и поступающего на первую группу входов блока 7 с выходов 22 регистра 3 делител . На выходах 29 и 30 первой и второй групп блока 7 умножени  образуетс  произведение в двухр дном коде (в виде двух чисел). Блок 7 умножени  ком

Q 5 0

5 о

д с

5

50

55

I6

бинационпого типа может быть реашчо- ван хорошо изпестными методами и средствами. Он может быть также реализован в виде совокупности из n/k k-раэр дных двоичных Умножителей.

В вычитателе 8 осуществл етс  вычитание из остатка, сформированного в однор дном коде на выходах 26 сум- (матора 9, произведени  делител  на k цифр частного, образованного в двухр дном коде на выходах 29 и 30 первой и второй групп блока 7 умножени . Результат этого вычитани   вл етс  очередным остатком и получаетс  на выходах 31 и 32 первой и второй групп вычитател  8 в двухр дном коде.

С помощью сумматора 9 двухр дный код остатка, хранимый в первом 1 и втором 2 регистрах остатка, преобразуетс  в однор дный код. Если вычита- тель 8 реализован на одноразр дных двоичных вычитател х и в нем формируетс  остаток в двухр дном коде в виде -разности и займа, то сумматор 9 фактически осуществл ет операцию вычитани . Предполагаетс , что эта операци  выполн етс  через суммирование, Дл  этого необходимо информацию, поступающую на его вход с выходов 18 второго регистра 2 остатка, проинвер- тировать, а на вход переноса сумматора 9 подать сигнал логической 1. Сумматор 9 - комбинационного типа с ускоренным распространением переноса. На выходы 27 старших разр дов сумматора 9 поступают старшие k разр дов результата, образованного в сумматоре 9.

Блок 12 управлени  координирует, работу узлов и блоков устройства при выполнении в нем операции делени  чисел. Он может быть реализован (фиг.2) на основе счетчика 38 и пам 3- ти 39 микрокоманд. Счетчик 38 накапливающего типа и предназначен дл  естественной адресации микрокоманд. Вход счета счетчика еоединен с входом 14 синхронизации устройства. В качестве пам ти 39 микрокоманд может быть применена быстродействующа  посто нна  пам ть емкостью (т+2)х5, где n/(k-l), В самом начале работы устройства счетчик 38 устанавливаетс  в некоторое исходное состо ние, например в О (на фиг.2 цепь установки счетчика 38 в .исходное состо ние не показана).

Устройство дл  делени  работает следующим образом.

Пусть на вход 13 устройства уже поступили п-раэр дные двоичные коды делимого х и делител  у (здесь предполагаетс , что делимое и делитель правильные положительные дроби), а счетчик 38 блока 12 управлени  установлен в исходное нулевое состо ние. По содержимому счетчика 38, которое служит адресом обращени  к пам ти 39 микрокоманд блока 12 управлени , из пам ти 39 считываетс  микрокоманда 1, которой соответствуют управл ющие сигналы УЗЗ, У35, У36 (фиг.З). В результате этого соответственно на первом 33, третьем 35 и четвертом 36 выходах блока 12 управлени  устанавливаютс  уровни логической 1. Под действием этих управл ющих сигналов первый коммутатор 6 пропускает на информационные входы первого регистра 1 остатка делимое х с входа

13данных устройства, регистр остатка и регистр 3 делител  подготовлены к приему информации, так как на их входах разрешени  записи присутствуют потенциалы логической , а второй регистр 2 остатка и сумматор 4 частного настроены на обнуление.

С приходом первого импульса на вход

14синхронизации устройства производитс  запись двоичных кодов делимого х и делител  у в регистры 1 и 3 соот ветственно, а также обнуление второ- rq регистра 2 остатка и сумматора 4 частного и установка счетчика 38 блока 12 управлени  в состо ние 1. С момента окончани  действи  первого импульса на входе 14 синхронизации устройства заканчиваетс  подготовительный эт ап и начинаетс  собственно деление, в процессе которого в течение m тактов формируетс  m(k-l) + I двоична  цифра частного,

В первом такте собственно делени  по значению старших разр дов делимого х (на следующих тактах в роли делимого выступает остаток, хран щийс  в регистрах 1 и 2 в двухр дном коде) и делител  у на выходах 24 блока 5 делени  усеченных чисел формируетс  k двоичных цифр частного. Параллельно с работой блока 5 делени  усечен™ ных чисел работает сумматор 9, который преобразует двухр дный код текущего остатка в однор дный. Старшие k разр дов образованного в сумматоре

10

15

20

25

30

35

40

45

50

55

9 результата поступают с выходов 27 старших разр дов сумматора 9 на входы элемента ИЛИ 10. Если значение старших k разр дов результата равно нулю, на выходе 28 элемента (ПИ 10 формируетс  сигнал логического О, в противном случае - сигнал логической единицы. Сигнал с выхода 28 элемента ИЛИ 10 поступает на управл ющий вход второго коммутатора 11. Если этот сигнал соответствует уровню логической 1, то в качестве k-раэ- р дного частного в устройстве используетс  значение k цифр частного, образованного на выходах блока 5 делени  усеченных чисел, а если этот сигнал соответствует уровню логического О, то во втором коммутаторе 11 производитс  блокировка k цифр частного, поступающих с выходов 24 блока 5 делени  усеченных чисел, и в устройстве используетс  значение частного, равное нулю. Сформированное на выходах 25 второго коммутатора II k-раз- р дное частное с (на следующих тактах с , где i - номер такта собственно делени ) поступает на информационные входы младших разр дов сумматора 4 частного и на входы второй группы блока 7 умножени , на выходах 29 и 30 ко орого образуетс  в двухр дном коде произведени  ус,, а с помощью вычитател  8 формируетс  разность х - ус , в двухр дном коде, котора  в дапьненшем служит остатком и подаетс  на входы второй группы первого коммутатора 6 и второго регистра 2 остатка со сдвигом на (k-1) разр дов влево (в сторону старших разр дов). Одновременно с этим из пам ти 39 микрокоманд блока 12 управлени  считываетс  микрокоманда 2, которой соответствуют управл ющие сигналы У34, УЗЗ и соответственно на втором 34 и третьем 35 выходах блока 12 управлени  устанавливаютс  уровни логической 1. Под действием управл ющих сигналов первый коммутатор 6 пропускает на информационные входы первого регистра 1 остатка результат с выходов 31 вычитател  8, регистры 1 и 2 остатка и сумматор 4 частного подготовлены к приему информации. С приходом второго импульса на вход 14 синхронизации устройства в регистры 1 и, 2 остатка записываетс  сформированный на выходах 31 и 32 вычитател  8 двухр дный код остатка, в младшие

pa то  ды (. умм тора 4 частного занос тс  k цифр частного, а счетчик 38 блока 12 управлени  устанавливаетс  в состо ние 2.

Аналогичным образом устройство функционирует и в других тактах. В каждом такте старша  двоична  цифра из очередных k цифр частного, образованных на выходах 25 второго коммутатора 1 1 и поступающих на информационные входы младших разр дов сумматора А частного, подсуммируетс  к младшему двоичному разр ду содержимого сумматора 4 частного, сдвинутому на (k-1) разр дов в сторону его старших разр дов .

После выполнени  последнего (тп+1) такта на выходе 15 частного устройства образуетс  n-разр дное частное, на выходе 16 остатка устройства образуетс  n-разр дный остаток. Одновременно с этим из пам ти 39 микрокоманд блока 12 управлени  считываетс  микрокоманда (т+2), которой соответствует управл ющий сигнал У37 и со- .ответственно на п том выходе 37 блока 12 управлени  устанавливаетс  уровень логической 1, сигнализирующий об окончании операции делени .

Claims (1)

1. Формула изобретени 

   Устройство дл  делени , содержа- шее первый и второй регистры остатка , регистр делител , сумматор частного , блок делени  усеченных чисел, первый и второй коммутаторы, блок умножени , вычитатель, сумматор и блок управлени , причем вход данных устройства соединен с информационными входами разр дов регистра делител  и с информационными входами первой группы первого коммутатора, выходы которого соединены с информационными входами разр дов первого ре- уистра остатка, выходы которого соединены с входами разр дов первого слагаемого сумматора, входы разр дов второго слагаемого которого соединены с выходами разр дов второго регистра остатка, выходы разр дов сумматора  вл ютс  выходом остатка устройства и соединены с входами разр дов уменьшаемого вычитател , выходы

   разр дов первой и второй групп которого соединены с информационными входами второй группы первого коммутатора и информационными входами разр дов второго регистра остатка соответственно , выходы разр дов регистра делител  соединены ; входами первой группы блока умножени , выходы пер- вой и второй групп которого соединены с входами разр дов вычитаемого первой и второй групп вычитател , выходы старших разр дов первого и вто- ,рого регистров остатка соединены с 5 входами разр дов делимого первой и второй групп блока делени  усеченных чисел соответственно, входы разр дов делител  которого соединены с выходами старших разр дов регистра делите- л , выходы разр дов блока делени  « усеченных чисел соединены с информационными входами второго коммутатора, выходы которого соединены с входами второй группы блока умножени  и с 5 входами младших разр дов сумматора частного, выходы разр дов которого  вл ютс  выходом частного устройства, синхровходы первого и второго регист- ров остатка, регистра делител s сум- 0 матора частного и блока управлени  соединены с входом синхронизации устройства , первый выход блока управлени  соединен с первым управл ющим входом первого коммутатора и с входа- 5 ми установки в О второго регистра остатка и сумматора частного, второй выход блока управлени  соединен с вторым управл ющим входом первого коммутатора и с входа и разрешени  0 записи второго регистра остатка и сумматора частного, третий и четвертый выходы блока управлени  соединены с входами разрешени  записи первого регистра остатка и регистра дели- 5 тел , п тый выход блока управлени   вл етс  выходом сигнализации окончани  делени  устройства, отличающеес  тек, что, с целью сокращени  объема оборудовани , уст- 0 ройство содержит элемент ИЛИ, причем .входы элемента ИЛИ соединены с выходами старших разр дов сумматора, а выход элемента ИЛИ соединен с управл ющим входом второго коммутатора.

   12

   I J0

   «/33,1/35, у 36

   Ј1

   УЫ,у35

   -т.

   I

   «/J1, у J5

   --J.

   i

   tif

   JL

   т тан то б