SU1429109A1 - Устройство дл делени чисел - Google Patents

Description

1

соединены с выходами частного устрой- ; ства, вьгходы разр дов первого регист- Iра остатка соединены с входами уменьшаемого второго вычитател , входы вычитаемого которого соединены с выходами разр дов второго регистра остатка , выходы разности второго вычитател  соединены с входами Уменьшаемого третьего вычитател  и соединены с выходами остатка устройства, выходы разр дов регистра делител  соединены с входами вычитаемого третьего вычитател  и входами второй группы блока умножени , выходы первой)и второй групп которого соединены с входами |вьгчитаемого первой и второй групп первого вычитател  соответственно, вход синхронизации устройства соединен с синхровходами регистра частного первого и второго регистров остатка и с первым входом блока управлени , второй вход которого соединен с пер- 1вым управл ющим входом узла коррек- |ции частного и с выходом заема старше :го разр да третьего вычитател , третий вход блока управлени  соединен с выходом старшего разр да коммутатора блока делени  усеченных чисел, первый выход блока управлени  соеди09

нен с синхровходом регистра делител  и с входом установки в нуль первого регистра остатка,второй, третий и четвертый выходы блока управлени  соединены с первым, вторым и третьим управл ющими входами первого коммутатора соответственно, п тый выход блока управлени   вл етс  выходом сиг- напнзации окончани  делени , шестой выход блока управлени  соединен с входом установки в нуль второго регистра остатка, седьмой выход блока управлени  соединен с вторым управл ющим входом узла коррекции частного, отличающеес  тем, что, с целью сокращени  количества оборудовани , устройство содержит второй коммутатор, информационные входы первой группы которого соединены с выходами остатка устройства, информационные входы второй группы соединены с выходами разности третьего вычитател , выходы второго коммутатора соединены с входами уменьшаемого первого вычитател  и с информапионными входами третьей группы первого коммутатора , управл ющий вход второго коммутатора соединен с выходом заема старшего разр да третьего вычитател .

1

Изобретение относитс  к вычислительной технике и может быть применено в арифметических устройствах дл  йыполнени  операции делени  чисел,

Цель изобретени  - сокращение ко- личества оборудовани .

На чертеже представлена схема уст- )ройства дл  делени  чисел.

Устройство содержит первый регистр I остатка, второй регистр. 2 остатка, регистры 3 и 4 делител  и частного, блок 5 делени  усеченных чисел, сумматор 6 принудительного округлени  делител  блока 5, первый и второй вы- читатели 7 и 8 блока 5, первый и вто- рой узлы 9 и 10 делени  блока 5, ком- гутатор 11 блока 5, блок 12 умножени  первьгй, второй и третий вычитатели 53- 15, первый и второй коммутатору. 16 k 17, узел 18 коррекции частного, блок 19 управлени , входы 20 и 2 данных и синхронизации, выходы 22 и 23 остатка.

и частного, шины 24 и 25, логической единицы и логического нул , выходы 26- разр дов регистра 1, выходы 27 старших разр дов регистра 1, выходы 28 разр дов регистра 2, выходы 29 старших разр дов регистра 2, выходы 30 разр дов регистра 3, выходы 3 старших разр дов регистра 3, выходы 32 коммутатора 11, выходы 33 коммутато- ра 11 за исключением старшего разр да , выход 34 старшего разр да коммутатора 11, выходы 35 разности вычитател  14, выход 36 заема в старшие разр ды вычитател  14, выход 37 заема старшего разр да вычитател  15, выходы 38 разности вычитател  15, выходы

39разр дов коммутатора 17, выходы

40и 41 первой и второй групп блока 12, выходы 42 и 43 разности и заема вычитател  13, выходы 44 NuiaAinnx ра з- р дов регистра 4, выходы 45 узла 18, выходы 46-31 блока 19.

Выходы разр дов 26 первого регистра I остатка соединены с входами уменьшаемого второго нычнтател  14, входы вычитаемого которого соединены с выходами разр дов 28 второго регистра 2 остатка, выходы 35 разности второго вычитател  14 соединены с входами уменьшаемого третьего вычитател  15, с информационными входами первой группы второго коммутатора 17 и  вл ютс  выходами 22 остатка устройства , выходы 30 разр дов регистра делител  3 соединены с входами вьши- таемого третьего вычитател  15 и с входами второй группы блока 12 умножени , выходы 40 и 41 первой и второй групп блока 12 умножени  соединены с входами вычитаемого первой и второй групп первого вычитател  13 соответ- ственно, выходы 35 разности третьего вычитател  15 соединены с входами второй группы второго коммутатора 17, выходы 39 второго коммутатора 17 соединены с входами уменьп аемого перво- го вычитател  13 и с информационными входами третьей группы первого коммутатора 16, вход 20 данных устройства соединен с информационными входами регистра делител  3 и с инфор- мационными входами первой группы первого коммутатора 16, информационные входы второй группы которого соединены с выходами 42 разности первого вы- читател  13, выходы первого коммутатора 16 соединены с информационными входами первого регистра 1 остатка, информационные §ходы второго регистра 2 остатка соединены с выходами 43 займа первого вычитател  13, выходы 31 старших разр дов регистра 3 делител  соединены с входами сумматора 6 принудительного округлени  делител  блока 5 делени  усеченных чисел, вход переноса сумматора принудительного округлени  делител  6 блока 5 подключен к шине 24 логической единицы , а-выходы соединены с входами делител  первого и второго узлов 9 и 10 делени  блока 5, входы делимого которых соединены с выходами первого и второго вычитателей 7 и 8 блока 5 соответственно, входы уменьшаемого первого и второго вычитателей 7 и 8 блока 5 соединены с выходами 27 старших разр дов первого регистра 1 ос татка, их входы вычитаемого соединены с выходами 29 старших разр дов второго регистра 2 остатка, входы

,

т о 15 20 , 25 зо 35

45

50

55

займа первого р, второго вычитателей 7 и 8 блока 5 подключены к иинлм 24 и 25 логической единицы и нул  соответственно , выходы первого и второго узлов Ч и 10 делени  блока 5 соединены с информационными входами первой и второй групп коммутатора 11 блока 5 соответственно, выход займа в старшие разр ды 36 второго вычитател  14 соединен с управл ющим входом ко(му- татора 1 1 блока 5., выходы 33 которого , за исключением старшего разр да, соединены с информационными входами первой группы блока 12 умножени  и с информационными входами первой . группы узла 18 коррекции частного, иН(1юрмационные входы второй группы которого соединены с выходами 44 младпих разр дов регистра 4 частного, выходы 45 узла коррекции частного соединены с информационньп {и входами младших разр дов регистра 4 частного, выходы разр дов которого  вл ютс  выходом 23 частного устройства, вход 2 синхронизации устройства соединен с синхровходом регистра 4 частного, первого и второго регистров 1 и 2 остатка и с первым входом блока 19 управлени , второй вход которого соединен с первым управл ющим входом узла 18 коррекции частного, управл ющим входом второго коммутатора 17 и с выходом 37 займа старшего разр да третьего вычнтател  15, третий вход блока 10 управлени  соединен с выходом старшего разр да 34 коммутатора 11 блока 5, первый выход 46 блока 19 управлени  соединен с синхровходом-регистра делител  3 и с входом установки в нуль первого регистра 1 остатка, второй , третий и четвертый выходы 48- 50 блока 19 управлени  соединены с первым, вторым и третьим управл ющими входами первого коммутатора 16 соответственно , п тый выход блока 19 управлени   вл етс  выходом сигнализации окончани  делени  устройства, шестой выход 47 блока 19 управлени  соединен с входом установки в нуль второго регистра 2 остатка, седьмой выход 51 блока 19 управлени  соединен с вторым управл югдим входом узла 18 коррекции частного,

Первьй регистр 1 остатка (п+1)- разр дный, из которых один разр д расположен слева от зан той и п разр дов справа от зан той. В исходном состо нии в этом регистре хранитс  п-раз514

р дньй дво1Г1Ньгй код делимого оез зна- рса, а в процессе делени  в него за- исьгоамтс  значени  разности очеред- ых остатков, формируемых в устройст- ре в двухр дном коде (в виде двух чиселг первое число  вл етс  разность остатка, а второе - его займом). Второй регистр 2 остатка содержит п разр дов , на которых один расположен еле за от зан той, а (п-1)-- справа, В сходном состо нии этот регистр обнулено Регистры 3 и 4 делител  и частно о п-разр дные, причем в регистре 3 делител  все разр ды расположены спра , за от зан той, а в регистре 4 частно- : о один разр д находитс  слева от }ан той, а (п-1) разр дов - справа от зан той. В регистре 3 делител  в исходном состо нии хранитс  п-разр д- :1ьй двоичный код делител  без знака. Регистр 4 частного в исходном состо нии не обнул етс . Разр дность указанных регистров и расположенные в них информации могут быть и нес- колько иными. Регистры I - 4 построены на основе двухтактных синхронных D-триггеров с асинхронными установоч ними входами. Регистр 4 частного имеет цепи однотактного сдвига, влево на (Кг1) разр дов.

Блок 5 делени  усеченных (малораз-- р дных} чисел предназначен дл  формировани  по значению определенного числа старших разр дов делител  и остатка К цифр частного с точностью до единицы их младшего разр да. Все узлы блока 5 комбинационного типа, В сумматоре 6 осуществл етс  принудительное округление делител  путем прибавлени  к значению его старпих разр дов, поступающих на входы сумма- трра 6 с выходов 31 регистра 3 делител  единигда в их младший разр д (срг- нал логической единицы посто нно подаетс  на вход переноса сумматора 6 с шины 24 устройства), На выходе сумматора 6 образуетс  значение старших разр дов делител , увеличенное на единицу. Этим самым устран етс  возможность получени  на выходах 32 блока 5 из-за отбрасывани  младших разр дов делител  значени  К цифр частного с избытком. Но так как в блоке 5 при формировании К цифр частного используютс  старшие разр ды не- приведенного остатка (представленного в двухр дном коде), то становитс  возможным образование на выходах 32

Q . 20 5 JQ

- (5

0

15

096

блока 5 значени  К цифр частного с избытком. Дл  исключени  этого в блоке 5 делени  усеченных чисел предус-. мотрены два канала формировани  нифрч частного. Первый канал образован сумматором 6, первым вычитателем 7 и первым узлом 9 делени  На выходах первого узла 9 делени  формируютс  К цифр частного в предположении, что после проведени  остатка к однор дному коду в его старшие разр ды поступает единичный сигнал займа из млад- ших разр дов (на вход займа первого вьгчитател  7 подан с шины 24 устройства сигнал логической единицы),: Второй канал включает тот же сумматор принудительного окрзтлени  делител  6, а также второй вычитатель 8 и второй узел 10 делени . На выходах второго узла 10 делени  формируетс  К цифр частного в .предположении, что после приведени  остатка к однор дному коду в его старшие разр ды поступает нулевой сигнал займа из младших разр дов (на вход займа второго вьгчитател  8 подан с шины 25 устройства сигнал логического нул ), Выборка обходимого значени  К цифр частного и подача его на выходы 32 блока 5 осуш,ествл етс  с помощью коммутатора 11, который управл етс  сигналом на выходе 36 займа в старшие разр ды второго вычитател  14, Если сигнал

на выходе 36 второго вычитател  14 соответствует логической единице, то коммутатор 11 передает на выходы 32 блока 5 значение К цифр частного, сформированньк в первом узле 9 делени , в противном случае на выходы 32

блока 5 передаетс  значение К цифр г

частного, образованных с помощью второго узла 10 делени . Первый и второй вычитатели 7 и 8 преобразуют двухр дный код старших разр дов остатка в однор дный с учетом возможного значени  сигнала займа из младших разр дов в старшие о Первый и второй узлы 9 и 10 делени  могут быть реализованы самыми различными методами и средствами . Например, их можно синтезировать по соответствующим таблицам истинности в виде быстродействующих логичес- ких преобразователей или же реализовать с применением ПЗУ, При больших значени х К целесообразна реализаци  их в виде однотактных делительных матриц, использующих алгоритмы деле

71

ни  с восстановленным или без восстановлени  остатков.

Определим какое число старших разр дов делител  и остатка необходимо обрабатывать в блоке 5 делени  усе- ченных чисел, чтобы получить К цифр частного с точностью до единицы их младпего разр да. Это число в первую очередь зависит от диапазона значений делимого и делител . Пусть делимое х и делитель у есть нормализованные положительные двоичные дроби, т.е.

1 ,1 ,

. Это справедливо только на первом шаге делени . В дальнейшем же, когда в роли делимого выступают промежуточные остатки, возможно нарупение нормализации делимого как влево, так и вправо, В общем случае делимое х в предлагаемом устройстве может измен тьс  в пределах 2у.

Покажем, что при прин тых допущени х , дл  получени  на выходах 32 блока 5 делени  усеченных чисел двоичных цифр частного с точностью до единицы их младшего разр да, достаточно обрабатывать (К+2) старших, разр дов делимого X (один разр д слева от зан той и (К+1)-й разр д справа от зан той) и (К+2) старпих разр дов делител  у (все разр ды наход тс  справа от зан той).

Действительно, пусть К - значение старших (К+2) разр дов делимого х,у, значение старших (К+2) разр дов делител  у, х, х - х,} у у - у.Подсажем, что максимальна  абсолютна  погрешность (разность между значением частного, полученным при делении п- разр дных чисел и значением частного, получаемым при делении усеченных (К+2)-разр дных чисел) при этом будет заключатьс  в пределах

1--- .

у у, + /.

Выполнение левого услови  очевидно, поэтому ограничимс  лить доказательстнеравенства

X Х(

У У, - ) 2

-(1с-И

которое моп о переписать в виде

X ,,-(г . „-( х(у, -I- ;. ) - х,у 2 у «

-(ч-2) У, 2 .).

098

Нетрудно видеть, что м-чксимальна  абсолютна  погрепность ь будет в том

случае, когда у, П, т.е. у у, ; у - V - ;-(: О j- o ,,

2 /- , X MCTir

-. 2. с учетом этого получим:

J

„-(к.г) -(4) .. . Х 2 + , 2 У| (У, +2 )

или

-1 . „-(гч

(2у, -2 ).2 +(2 -

.) У, (у, + 2 )

Последнее неравенство будет выполн тьс , если справедливо следующее

2... „ 2 2-.,. (у, .Г )

(

; 1

jn

js -

30

0

0

5

-(k + 2)

или 1 2(у, +2 ).

Последнее соотношение выполн етс  при всех значени х делител  у, зак1 ,

люченных в пределах , следовательно , значение К-разр дного частного , получаемого на выходах 32 блока 5 при делении в нем (К+2)-разр дных чисел, может быть либо равно значению старших К разр дов частного, получаемого при делении п-разр дных чисел, либо MeHbDje его на единицу 1№адшего разр да с весом .

В блоке умножени  осуществл етс  перемножение (К-1) младших разр дов частного, сформированного на выходах 35 блока 5 делени  усеченных чисел и поступающего на входы первой группы блока 12 умножени , и п-разр дно- го делител , хранимого в регистре 3 и поступающего на входы второй группы блока 12 умножени  с выходов разр дов 30 регистра делител  3. На выходах 40 и 41 первой и второй групп блока 12 образуетс  произведение в двухр дном коде (в виде двух чисел). Блок 12 умножени  комбицационного типа.

Первый вычитатель 13 комбинационного типа и выполнен по принципу за- по инани  заема. Как и в известном устройстве он содержит (п+1) одноразр дных вычитателей, Б первом вычита- теле 13 осуществл етс  вычитание из разности, сформированной на выходах 39 второго коммутатора 17, произведени  делител  на (К-1) цифру частного, образованного в двухр дном коде на .выходах 40 и 41 первой и второй групп

914

:блока 12 умножени t Результат этого вычитани ,  вл ющийс  очередным ос- ITHTKOM, получаетс  на выходах 42 и A3 разности и заема вычитател  13 в двух р дном коде.

Второй и третий вьгчитатели 4 и ;15 комбинационного типа с ускоренным ;распространением заема. С помощью второго вычитател  14 двухр дный код ос- Iтатка, хран щийс  в первом и втором регистрах Г и 2 остатка в виде разности и заема, преобразуетс  в одно- р дньй код. На выход 36 второго вычитател  14 поступает сигнал заема, о® разованный в разр де вычитател  с весом 2 . Этот сигнал заема поступает в разр д вычитател  14 с весом В третьем вычитателе 15 из I однор дного кода остатка вычитаетс  I делитель, хран щий в регистре 3.

С помощью второго коммутатора 17 осуществл етс  передача на входы уменьшаемого первого вычитател  13 и ка информационные входы третьей группы первого коммутатора -16 либо значени  разности с выходом 36 второго вычитател  14, когда на выходе заема старшего разр да 37 третьего вычитател  15 присутствует сигнал логи- чёской единицы, либо значени  разности с выходов 38 третьего вычитател  15, когда на выходе заема старшего разр да 37 третьего вычитател  15 присутствует сигнал логического нул .

На информационных входах 39 вто- рого коммутатора 17 формируетс  либо разность остатка в однор дном коде получаемого на вьтодах 35 второго вычитател  14 и делител , хранимого в регистре 3,. если остаток на выходе 35 второго вычитател  болыче делител , либо остаток, получаемый на выходах 35 второго вычитател  14, если этот остаток меньше делител , т.е на выходах 39 второго коммутатора 17 формируетс  остаток такой., какой он получаетс  в процессе делени  при определении одной цифры частного,

С помощью первого коммутатора 18 осуществл етс  передача на информационные входы первого регистра 1 остатка , либо значени  делимого с входа 20 данных устройства, когда на втором выходе 48 блока 19 управлени  присутствует сигнал логической единицы, либо значение с разности с выходов 42 первого вычитател  13, когда на третьем выходе 49 блока 19 управлени 

09to

формируетс  сигнал логической единицы , или же значени  выходов 39 разр дов второго коммутатора 17, когда на четвертом выходе 50 блока 19 управлени  присутствует сигнал логической единицы.

Узел 18 коррекции частного предназначен как дл  коррекции, в случае необходимости, (K-l) младших разр дов -частного, образованного в предыдущем такте работы устройства, так и дл  коррекции частного, сформированного в текущем такте. Коррекци  ()младишх разр дов частного, сформированного в предыдущем такте, осуществл етс , если сигнал заема на выходе 37 старшего разр да третьего вычитател  15 соответствует уровню логического нул , а коррекци  цифр частного, образованного в текущем такте, осугчествл ётс , если сигнал на седьмом выходе 51 блока 19 управлени  соответствует уровню логического нул , причем коррекци  цифр частного , сформированного в текущем , также приводитс  в результате коррекции из вида ОХХХ.,,Х к виду 100..,О

К

К

5 n

0

5

Блок 19 управлени  координирует работу узлов и блоков устройства при выполнении на нем операции делени  чисел .

Устройство дл  делени  чисел работает cлeд ющим образом.

По первому синхроимпульсу на входе 21 синхронизации устройства на первом и шестом выходах 46 и 47 блока 19 управлени  формируютс  сигналы,по .которым осуществл етс  запись п-разр дно- го делител  в регистр 3 делител  с входа 20 данных устройства, и обнул етс  первый и второй регистры 1 и 2 остатка. По истечении действи  первого импульса На входе 21 синхрониза- ции устройства по вл етс  потенциал логической единицы на втором выходе 48 блока 19 управлени . Так как в первом и втором регистрах 1 и 2 остатка хран тс  нулевые коды, то на выходах 32 блока 5 делени  усеченных чисел формируетс  нулевой код К-разр дного частного, на выходе 37 займа cTaprje- го разр да третьего вычитател  10 об- зуетс  сигнал логической единигда, на входах 39 разр дов второго коммутатора 16 форьшруетс  нулевой код, на выходах 42 и 43 разности и займа

и14291

первого вычитптел  13 формируютс  нулевые коды, С приходом второго импульса на вход 21 синхронизации устройства осуществл етс  запись с входа 20 данными устройства п-разр дно- го кода делимого в лервьпЧ регистр 1 остатка нулевого кода займа первого вычитател  13 - во второй регистр 2 остатка и нулевого кода частного в ю г-шадшие разр ды регистра А частного, По истечении действий второго импуль- са на входе 21 синхронизации устройства подготовительный этап, включающий два такта, заканчиваетс  и далее ,5 выполн етс  собственно деление, в процессе которого за m тактов формируетс  п(К-1)+1 двоичных цифр частного.

Рассмотрим более детально работу устройства в течение одного i-ro такта () формировани  К цифр част ного. По значению старших разр дов те кущего остатка, хранимого в регистрах 1 и 2 в двухр дном коде, и делител  хранимого в регистре 3 делител , на выходах первого узла 9 делени  блока 5 делени  усеченных чисел формируетс  К двоичных цифр частного в предположении , что при проведении двухр дного кода теку1чего остатка в однор дный код образуетс  сигнал заема из младших разр дов остатка в старшие, а на выходах второго узла 10 делени  блока 5 делени  усеченных чисел формируетс  К двоичных цифр частного в предположении, что при приведении двухр дного кода текущего остатка в однор дный код не образуетс  сигнал займа из младиих разр дов остатка в старшие. Параллельно с работой блока 5 делени  усеченных чисел работает второй вычитатель 14, который преобразует двухр дный код текущего остатка в однор дный код. По значению си:- нала заема в старшие разр ды на выходе 36 этого вычитател  осуществл етс  оконч.ательное формирование К цифры частного на выходах 32 блока 5 деле-. НИН усеченных чисел. Если этот сигнал займа соответствует сигналу логической единицы, то в качестве К-разр д- ного частного в устройстве использует с  К цифр частного, образованных на выходах первого узла 9 делени  блока делени  усеченных чисел, а если сигнал заема соответствует сигналу логического нул , то в качестве К-разр д- ного частного в устройстве используетс  значение К цифр частного, сформиро09

2

0

5

0

5

0

5

0

5

ванного на выходах второго узла 10 делени  блока 5 делени  усеченных чисел . Сформированные на выходах блока 5 делени  усеченных чисел (К-1) младших разр дов частного поступают в узел 18 коррекции частного и одновременно подаютс  на входы первой : группы блока 12 умножени , на выхо,дах 40 и 41 которого oбpaзveтc  про (k-if

изведение у/; в двухр дном коде.

На выходах 39 второго коммутатора 17 формируетс  разность г г;, ( - значение текущего остатка в однор дном оде на выходах 35 второго вычитател  14; Z - значение старшего разр да частного, который опре

II дел етс  по знаку разности г ;

- у, сформированной на выходах - 36 третьего вычитател  15). Если сигнал заема на выходе 37 заема старшего разр да третьего вычитател  15 равен логической единице, то Z; равно нулю, а если сигнал заема равен логическому нулю, то 7,. равно единице. На выходах 42 и 43 первого вычитател  13 формируетс  в двухр дном коде разность

- . -у г Если разность г ; - г,., - у, сформированна  на выходах 38 третьего вычитател  15, положительна, , старший разр д 7- равен единице, старший разр д К-разр дного частного, сформированного в блоке 5 делени  усеченных чисел, равен нулю, то в i-м также на седьмом выходе 51 блока 19 управлени  по вл етс  сигнал логичес - кого нул  и в узле 18 коррекции частного образуетс  скорректированное К- разр дное частное в виде 100,, ,0, а

ТГ

в качестве очередного остатка г пер- вым коммутатором 16 устройства выбираетс  разность rj , Значение этой разности записьтаетс  в первый регистр 1 остатка со сдвигом на (К-1) разр дов влево, а второй регистр 2 остатка при этом обнул етс . Во всех же других случа х в качестве очередного остатка выбираетс  разность г. , значение которой в виде двух чисел за- письшаетс  соответствукацим образом со сдвигом влево на (К-1) разр дов в первый и второй регистры 1 и 2 остатка . При этом в узле 18 коррекции частного сформированное на выходах 32 блока делени  усеченных чисел 5 К-разр дное частное не корректируетс . Аналогичным образом работает VCTП .14291П91-

ройство во всех других тактах форми- ровани  К двоичных цифр ч.чстного.

Claims (1)

1. УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ЧИСЕЛ, содержащее первый и второй регистры остатка, регистр делителя, регистр частного, блок деления усеченных чисел, содержащий сумматор принудительного округления делителя, первый и второй вычитатели, первый и второй узлы деления и коммутатор, блок умножения, первый, второй и третий вычитатели, первый коммутатор, узел коррекции частного и блок управления, причем вход данных устройства соединен с информационными входами регистра делителя и с информационными входами первой группы первого коммутатора,- информационные входы второй группы которого соединены с выходами разности первого вычитателя, выходы первого коммутатора соединены с информационными входами первого регистра остатка, информационные входы второго регистра остатка соединены с выходами займа первого вычитателя, выходы старших разрядов регистра делителя соединены с входами сумматора принудительного округления делителя блока деления усеченных чисел, вход переноса сумматора принудительного округления делителя блока деления усеченных чисел подключен к шине логической единицы, а выходы соединены с входами делителя первого и второго узлов деления блока деления усеченных чисел, входы делимого которых соединены с выходами первого и второго вычитателей блока деления усеченных чисел соответственно, входы уменьшаемого первого и второго вычитателей блока деления усеченных чисел соединены с выходами стариих разрядов первого регистра остатка, а входы вычитаемого первого и второго вычитателей блока деления усеченных чисел соединены с выходами старших разрядов второ- £ го регистра остатка, входы займа первого и второго вычитателей' блока деления усеченных чисел подключены к шинам логической единицы и нуля соответственно, выходы первого и второго узлов деления блока деления усеченных чисел соединены с информационными входами первой и второй групп коммутатора блока деления усеченных чисел соответственно, выход заема в старшие разряды второго вычитателя соединен с управляющим входом коммутатора блока деления усеченных чисел, выходы разрядов которого, за исключением выхода старшего разряда, соединены с информационными входами первой группы узла коррекции частного и с входами первой группы блока умножения, информационные входы второй группы узла коррекции частного соединены с выходами младших разрядов регистра частного, выходы узла коррекции частного соединены с информационными входами младших разрядов регистра частного, выходы разрядов которого соединены с выходами частного устрой/ ства, выходы разрядов первого регистра остатка соединены с входами уменьшаемого второго вычитателя, входы вычитаемого которого соединены с вы'ходами разрядов второго регистра остатка, выходы разности второго вычитателя соединены с входами Уменьшаемого третьего вычитателя и соединены с выходами остатка устройства, выходы разрядов регистра делителя соединены с входами вычитаемого третьего вычитателя и входами второй группы блока умножения, выходы первой; и второй групп которого соединены с входами вычитаемого первой и второй групп первого вычитателя соответственно, вход синхронизации устройства соединен с синхровходами регистра частного, первого и второго регистров остатка и с первым входом блока управления, второй вход которого соединен с первым управляющим входом узла коррекции частного и с выходом заема старшего разряда третьего вычитателя, третий вход блока управления соединен с выходом старшего разряда коммутатора блока деления усеченных чисел, первый выход блока управления соеди нен с синхровходом регистра делителя и с входом установки в нуль первого регистра остатка,второй, третий и четвертый выходы блока управления соединены с первым, вторым и третьим управляющими входами первого коммутатора соответственно, пятый выход блока управления является выходом сигнализации окончания деления, шестой выход блока управления соединен с входом установки в нуль второго регистра остатка, седьмой выход блока управления соединен с вторым управляющим входом узла коррекции частного, отличающееся тем, что, с целью сокращения количества оборудования, устройство содержит второй коммутатор, информационные входы первой группы которого соединены с выходами остатка устройства, информационные входы второй группы соединены с выходами разности третьего вычитателя, выходы второго коммутатора соединены с входами уменьшаемого первого вычитателя и с информационными входами третьей группы первого коммутатора, управляющий вход второго коммутатора соединен с выходом заема старшего разряда третьего вычитателя,