SU1417010A1 - Устройство дл делени чисел - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть применено в быстродействующих арифметических устройствах дл  выполнени  операции делени  чисел. Целью изобретени   вл етс  повьпиение быстродействи  устройства. Устройство содержит регистр 1 делимого, регистр 2 делител , сумматор 3 частного, блок 4 умножени , вычитатели 5,6, сумматор 8 принудительного округлени  делител , блок 10 делени  усеченных чисел, коммутатор 14 и блок 15 управлени , а также вновь введенные вычитатель 7, коммутатор 9 и регистр 13 цифр частного с соответствующими св з ми. С помощью введенных в устройство блоков и св зей обеспечиваетс  более высокое его быстродействие за счет некоторого распараллеливани  вычислительного процесса. 4 ил. сл с

Description

«3

4

з«

fivf.i

Изобретение относитс  к вычислительной технике и может быть использовано в быстродействующих арифметических устройствах дл  выполнени  операции делени  чисел. : Цель изобретени  - повышение jбыстродействи  устройства. На фиг.1 приведена структурна  схема устройства дл  делени  чисел; на фиг.2 - функциональна  схема второго коммутатора; на фиг.З - функ- :циональна  схема блока управлени ; I на фиг.4 - микропрограмма работы i устройства.

Устройство дл  делени  содержит |(фиг.1). регистр 1 делимого, регистр 2 делител , сумматор 3 частного, блок 4 умножени , вычитатели 5-7, сумматор 8 принудительного округле- ни  делител , коммутатор 9, блок 10 делени  усеченных чисел, состо щий из узла 11 вьмислени  обратной величины и узла 12 умножени , регистр 13 цифр частного, коммутатор 14, бло 15 управлени , шину 16 данных устройства , вход 17 синхронизации устройства , вход 18 логической единицы устройства, выход 19 частного устройства , выходы 20 регистра 1 делимого, выходы 21 регистра 2 делител , выходы 22 старших разр дов регистра 2 делител , выходы 23 сумматора 8 приндительного округлени  делител , выходы 24 узла 1 1 вычислени  обратной величины, выходы 25 коммутатора 9, выходы 26 узла 12 умножени  (они же  вл ютс  и выходами блока 10 делени  усеченных чисел), выходы 27 регистра 13 цифр частного, выходы 28 и 29 пер вой и второй групп блока 4 умножени  соответственно, выходы 30 и 31 разноти и заема вычитател  5 соответственно , выходы 32 и 33 старших разр дов разности и заема вычитател  5 соот- ветственно, выходы 34 вычитател  6, выходы 35 младших разр дов вычитател  7, выход 36 старшего разр да вычитател  7, выходы 37 коммутатора 14, выходы 38 старших разр дов шины 16 данных устройства, выходы 39-43 с первого по п тый блока 15 управлени  соответственно.

Коммутатор 9 содержит элементы 2И-ЗИ-21 ШИ 44 (фиг.2).

Блок 15 управлени  может быть выполнен в виде совокупности счетчика 45 и элементов 46 пам ти микрокоманд . ,

, tO 5

0 5 30 Q

0

В блоке 10 делени  усеченных чисел входы узла 11 вычислени  обратной величины  вл ютс  входами делител  блока 10, а выходы 24 соедине-, ны с входами первой группы узла 12 умножени , входы второй группы которого  вл ютс  входами делимого блока ГО, выходы узла 12 умножени   вл ютс  выходами 26 блока 10.

Регистры делимого 1 и делител 

2предназначены дл  хранени  двоичных кодов соответственно делимого (остатков) и делител . Регистр 1 делимого (п+1)-разр дный, из которых один разр д расположен слева от зап той, а остальные - справа от зап той.. Регистр 2 делител  содержит п разр дов, которые расположены справа от зап той. В первых двух тактах работы устройства в эти регистры загружаютс  п-разр дные двоичные коды делимого и делител  (сначала принимаетс  делитель, а потом делимое ) , которые  вл ютс  правильными положительньми дроб ми, причем делимое загружаетс  в п разр дов регистра 1, расположенных справа от зап той . Если в устройстве после завершени  операции делени  двух чисел не требуетс  формирование и запись в регистр 1 правильного конечного значени  остатка, то разр дность регистра 1 может быть уменьшена на К-2 разр да. Это возможно потому , что в нем дл  формировани  К очередных цифр частного используетс  значение остатка, сформированного на выходах 30 и 31 вычитател  5 до записи его в регистр 1 делимого. В этом случае не должна производитьс 

и запись (К-3) старших разр дов делимого в регистр 1 с шины 16 данных устройства.

Предполагаетс , что все регистры устройства реализованы на основе двухтактных синхронных DV-триггеров. Запись информации в регистры производитс  по синхроимпульсу при наличии разрешающего потенциала на их V-входах.

Сумматор 3 частного предназначен дл  хранени  частнот о.Он также участвует при выполнении операции делени  в процессе формировани  правильного значени  частного. После завершени  делени  образованное в сумматоре

3частное поступает на выход 19 част3lA

ного устройства. Сумматор 3 частного может быть построен на основе комбинационного сумматора и регистра. Обнуление сумматора 3 производитс  путем подачи с входа 17 устройства импульса на его синхровход и разрешающего потенциала с второго выхода 40 блока 15 управлени . Запись информации в сумматор 3 также осуществл етс  по синхроимпульсу при наличии разрешающего потенциала на его . входе разрешени  записи, которьй подключен к третьему выходу 41 блока 15 управлени .- В ходе вьтолнени  собственно делени  чисел в каждом такте работы устройства в сумматоре 3 осуществл етс  прибавление к его содер- жимому, сдвинутому на К-1 разр д в сторону старших разр дов, значени  К очередных цифр частного, поступающего на входы его младших разр дов с выходов 27 регистра 13 цифр частного (старша  цифра из К очередных цифр частного  вл етс  корректирующей дл  частного, сформированного к данному моменту в сумматоре 3 частного)

В блоке 4 осуществл етс  перемножение К-разр дного частного, сформированного на выходах 27 регистра 13 и поступающего на входы второй групп блока 4 умножени , и п-разр дного делител , хранимого в регистре 2 и поступающего на входы первой группы ,блока 4 с выходов 21 регистра 2. На выходах 28 и 29 первой и второй групп блока 4 умножени  образуетс  произведение в двухр дном коде (в виде двух чисел). Блок 4 может быть реализован в виде совокупности из п/К К-разр дньк двоичных умножителей .

С помощью первого вычитател  5 формируетс  значение очередного остатка в двухр дном коде( на выходах 30 вычитател  5 образуетс  значение разности, а на выходах 31 - значение заема остатка). На входы уменьшаемого вычитател  5 поступает с выходов 20 регистра 1 значение текущего остатка, а на его входы вычитаемого и заема подаетс  с выходов 28 и 29 блока 4 значение произведени  делител  на К цифр частного в двухр дном коде. Вычитатель 5 - комбинационного типа без распространени  эаема и может быть реализован на основе одноразр дных двоичных вычита- телей.

...

Вычитатель 6 осуществл ет преобразование двухр дного кода очередного остатка, образованного на выходах 30 и 31 вычитател  5, в однор дный код и  вл етс  вычитателем комбинационного типа с распространением заема . С выходов 34 вычитател  6 значение очередного остатка в однор дном

коде записываетс  в регистр 1 делимого . Предполагаетс , что вычитатель 6 может быть заменен сумматором, если информацию, поступающую на его входы вычитаемого, проинвертировать и

на вход переноса сумматора подать сигнал логической единицы.

С помощью вычитател  7, коммутатора 9, сумматора 8 принудительного округлени  делител  и блока 10 делени  усеченных чисел, состо щего из узла 11 вычислени  обратной величины и узла 12 умножени , в устройстве по значенью старших разр дов делимого (остатка) и делител  формируетс  К двоичных цифр частного, причем- его формирование происходит параллельно с работой вычитател  6, на выходах 34 которого образуетс  значение очередного остатка в однор дном

коде. Можно показать, что если делимое X и делитель Y - правильные нормализованные двоичные дроби, т.е. 1/2 6 X,Y 1, то дл  получени  в устройстве К очередных цифр частного (один разр д слева от зап той,

остальные справа от зап той) с точ-. костью до единицы их младшего разр да с весом достаточно обраба- тьюать в блоке 10 К +4 старших разр да остатка (один разр д слева от зап той, остальные разр ды справа от зап той) и К + 3 старших разр да делител  (все разр ды справа от зап  той) . А чтобы значение зтих

К цифр частично не превышало истинное значение, т.е. чтобы оно было равно значению или бьто меньше его на единицу младшего разр да с весом

„-(ic-i)

2 , в сумматоре 8 осуществл етс 

принудительное увеличение значени  старших разр дов делител  на единицу их младшего разр да, а в третьем вычитателе 7 производитс  принудительное уменьшение значени  старших

разр дов остатка на единицу их младшего разр да.

Вычитатель 7 - комбинационного ипа с распространением заема. На

его входы уменьшаемого и вычитаемого с выходов 32 и 33 старших разр ов первого вычитател  5 подаетс  значение К+5 старших разр дов разности и заема двухр дного кода очередного остатка, образованного на вы- ходах 30 и 31 вычитател  5. На вы- ходах 35 вычитател  7 образуютс  К + 4 младших разр дов (К+5)-раз- р дного результата, а на выходе 36 - старший разр д результата. Вход заема вычитател  7 соединен с входом 18 логической единицы устройства, Фактически с помощью вычитател  7 в устройстве осуществл етс  опере- жающее формирование значени  К+4 старших разр дов очередного остатка в однор дном коде, так как малоразр дный вычитатель 7 работает значи- тельно быстрее многоразр дного вычи- тател  6.

Сумматор 8 - (К+3)-разр дный ком- бинационного типа. На его вход переноса с входа 18 устройства поступает сигнал логической единицы с весом

(к+з) 2 . На выходах 23 сумматора 8

образуетс  (К+4)-разр дный результат (один разр д слева от зап той, а остальные разр ды справа от зап той)

который далее поступает на входы делител  блока 10 делени  усеченных чисел.

С помощью коммутатора 9 осуществл етс  передача на входы делимого блока 10 делени  усеченных чисел значени  (К+4)-разр дного 1сода делимого (один разр д слева от зап той, остальные разр ды справа от зап той ) . .На фиг,2 приведена функциональна  схема этого коммутатора, содержаща  К+4 логических элемента 2И-ЗИ-2ИЖ 44.

Коммутатор 9 работает следующим образом. Если на его первом управл ющем входе, которьш подключен к второму выходу 40 блока 15 управлени , присутствует сигнал логической единицы, то на выходы 25 коммутатора- 9 с выходов 38 старших разр дов входа 16 данных устройства передаетс  значение К+3 старших разр дов делимого (все разр ды справа от зап той) вместе., с нулевой целой частью (на выходе 38, присутствует потенциал логического нул ). Если же на второй управл ющий вход коммутатора 9,который подключен к третьему вьгходу

- -

- 170106

41 блока 15 управлени , поступает сигнал логической единицы , а на его третьем управл ю- шем входе, который соединен с выходом 36 старшего разр да вычитател  7, присутствует сигнал логического нул , то к его выходам 25 подключаютс  информационные входы первой груп- 10 пы, на которые подаетс  с выходов 35 значение К+4 младших разр дов результата вычитател  7 (один разр д слева от зап той, а все остальные разр ды расположены справа от зап той).

15 Если же в этом случае на третьем равл ющем входе коммутатора 9 присутствует сигнал логической едини- цы, то передача информации на его выходы 25 с информационных входов

20 первой группы блокируетс , т.е. на выходах 25 коммутатора 9 формируетс  нулевой код 0,000...0.

В блоке 10 осуществл етс  деление (К+4)-разр дных двоичных чисел (один

25 их разр д расположен слева от зап той , а все остальные справа от зап той ) с. образованием на выходах 26 К цифр.частного. В блоке 10 деление осуществл етс  путем умножени  значе30 ни  делимого на значение обратной величины делител . Дл  этого блок 10 содержит комбинационный узел 11 вычислени  обратной величины (на его .выходах 24 образуетс  (К+2)-разр дjg ный код старших разр дов обратной величины) и комбинационньш узел 12 умножени . Узел 11 . может быть реализован совнестно с сумматором В.на ПЗУ по соответствующей таблице истин40 ности. Блок 10 делени  усеченных чисел может быть реализован и другими . способами, например, в виде одно- тактной матрицы, реализующей алгоритм делени  с восстановлением или

45 без восстановлени  остатка.

Регистр 13 предназначен дл  временного хранени  сформированных на выходах 26 блока 10 К очередных цифр частного. Запись в него информации

50 производитс  по синхроимпульсу при наличии на его. входе разрешени  записи сигнала логической единицы, который подключен к четвертому вы- . ходу 42 блока 15 управлени .

55

С помощью коммутатора 14 осуществл етс  передача на информационные входы регистра 1 либо делимого с шины 16 данных устройства, когда на

втором выходе 40 блока 15 управлени сформирован сигнал логической единицы , либо однор дного кода остатка с выходов 34 вычитател  6, когда на выходе 41 блока 15 имеетс  сигнал единицы, коммутатор 14 может быть реализован на элементах 2И-21-ШИ.

Блок 15 управлени  координирует работу всех других узлов и блоков устройства при вьшолнении на нем операции делени  чисел. Он может быть реализован самыми различными методами и средствами. На фиг.З в кчестве примера приведена реализаци  блока 15 управлени  на основе счетчика 45 и элементов 46 пам ти микрокоманд . Счетчик 45 - накапливающего типа и предназначен дл  естественной адресации микрокоманд. Вход счета счетчика 45 соединен с входом 17 синхронизации устройства. В качестве элементов 46 пам ти микрокоманд может быть применена быстродействующа  посто нна  пам ть емкость

(М+3)«5, где М -|;7-I - число

тактов собственно делени , в течение которых в устройстве формируетс  М.(К-1) + 1 цифр частного; 3 ближайшее целое, большее или равное X. В самом начале работы устройства счетчик 45 устанавливаетс  в некоторое исходное состо ние, например , сбрасываетс  в О (на фиг.З цепь установки счетчика 45 в исходное состо ние не показана). На фиг.4 показана микропрограмма работы устройства.

(

Устройство дл  делени  чисел работает следующим образом.

Пусть в исходном состо нии на шине 16 данных устройства присутствует п-разр дный двоичный код делител  Y без знака, а счетчик 45 блока 15 управлени  установлен в начальное нулевое состо ние, Тогда на первом выходе 39 блока 15 управлени  сформирован единичньй сигнал, под действием которого регистр 2 5ели- тел  подготовлен к приему инфррмации С приходом первого импульса на вход 17 синхронизации осуществл етс  запись двоич ного кода делител  Y в регистр 2 и установка счетчика 45 блока 15 управлени  в состо ние 1. После завершени  действи  импульса на входе 17 синхронизации первый

17010°

такт работы устройства заканчиваетс .

Во втором такте работы устройства на втором 40 и четвертом 42 выходах блока 15 управлени  образуютс  сигналы логической единицы (см.микропрограмму на фиг.4, под действием которых в устройстве выполн ютс  следую 0 Щие действи : первый коммутатор 14 пропускает на информационные входы регистра 1 значение делимого X с входа 16 данных устройства; коммутатор 9 пропускает на входы делимого

15 блока 10 делени  усеченных чисел значение старших разр дов делимого с выходов 38 входа 16 данных устройства; на выходах 26 блока 10 делени  формируетс  значение Z, самых стар20 ших К цифр частного Z; регистры 1 и 13 подготовлены к приему информации , а сумматор 3 частного - к обнулению . При поступлении второго импульса на вход 17 синхронизации

25 устройства осуществл етс  запись в регистр I значени  делимого X, в регистр 13 - значени  Z самых старших К цифр частного Z, сумматор 3 частного обнул етс ,а счетчик 45

30 блока 15 управлени  переводитс  в состо ние 2. По истечении действи  второго импульса на входе 17 синхронизации второй такт работы устройства завершаетс , после чего начинаетое с  собственно деление чисел. 35 I

, В третьем такте (в первом из М тактов собственно делени ) по содержимому счетчика 45 из элементов 46

0 пам ти микрокоманд считьшаетс  треть  микрокоманда, которой соответствуют сигналы логической единицы на треть- ем 41 и четвертом 42 выходах блока 15 управлени  fсм.микропрограмму на

5 фиг.4. Под действием этих управл ющих сигналов в устройстве выполн ютс  следующие действи : с помощью блока 4 умножени формируетс  в двухр дном коде значение произведени 

Q Y Z,, ас помощью первого 5 и второго 6 вычитателей на выходах 34 последнего образуетс  значение первого остатка X - Y.-Z J в однор дном коде, которое далее через первый коммутатор

g 14 передаетс  на информационные входы регистра 1 со сдвигом на К-1 разр д в направлении старших разр дов; по значению старших разр дов разности и заема, образованному на выходах

91

32 и 33 вьгчитател  5, на выходах 35 младших разр дов вьгчитател  7 форми- ,руетс  значение старших разр дов однор дного кода первого остатка в предположении, что сигнал заема из 1 ладших разр дов полноразр дного о:статка равен единице, которое далее Предаетс  через коммутатор 9 (если т{олько сигнал на выходе 36 старшего р}азр да вычитател  7 не равен единиv. Це) на входы делимого блока О деле- н и  усеченных чисел, на выходах 26 которого и получаетс  значение Zj,/ с1педугощих К двоичных цифр частного Z (|все эти действи  вьшолн ютс  одно- йременно с работой вычитател  6), к С;одержимому сумматора 3 частного (;В этом такте содержимое сумматора 3 еще равно нулю), сдвинутому на К-1 разр д в сторону его старших разр дов , осуществл етс  прибавление значени  Zj частного Z, которое хранит- с|  в течение третьего такта в регистре 13 цифр частного и подаетс  на входы младших разр дов сумматора 3 частного; регистры 1 и 13 и сумма- fop 3 подготовлены к приему информа- Ции. Если на выходе 36 старшего раз- р да вычитател  7 сформирован сигнал логической единицы, то на вход делимого блока 10 делени  усеченных чисел поступает нулевой.двоичный код. С приходом третьего импульса на вход 17 синхронизации устройства осуществл етс  запись в регистр 1 делимого значени  первого остатка, в регистр 13 - значени  Z очередных К двоичных цифр частного Z, в младшие разр ды сумматора 3 частного записьша- етс  значение Z самых старших К двоичных цифр частного Z, счетчик 45 блока 15 управлени  переводитс  в состо ние 3. На этом третий такт работы устройства заканчиваетс  и далее выполн етс  еще М-1 аналогичных тактов, в течение которых (включа   третий такт) формируетс  в сумматоре 3 частного м-(К-1)+1 двоичных цифр частного Z. В каждом из этих тактов старша  цифра из К очередных двоичных цифр частного , образованных на выходах 27 регистра 13 и поступающих на входы младших разр дов сумматора 3 частного , подсуммируетс  к младшему разр ду содержащего сумматора 3, сдвинутому на К-1 разр дов в сторону его старших разр дов.

417010 ,10

После выполнени  (М+2)-го такта на п том выходе 43 блока 15 управлени  по вл етс  сигнал логической еди- 5 ницы, сигнализирующей об окончании-в устройстве операции делени  чисел.

Claims (1)

1. Формула изобретени 

   10 Устройство дл : делени  чисел, содержащее регистр делимого, регистр делител , сумматор частного, сумматор принудительного округлени  делител , блок делени  усеченных чи15 сел, блок умножени , первый и второй вьмитатели, первый коммутатор и блок управлени , причем шина данных устройства соединена с илформационными входами разр дов регистра делител 

   20 и с информационными входами первой группы первого коммутатора, информационные входы второй группы которого соединены с выходами разр дов второго вычитател , входы уменьшаемого

   25 и вычитаемого разр дов которого соединены с выходами соответственно разности и заема разр дов первого вычитател , выходы первого коммутатора соединены с информационными входа30 ми разр дов регистра делимого, выходы разр дов которого соединены с входами уменьшаемого разр дов первого вычитател , входы вьиитаемого и заема разр дов которого соединены с - 35 выходами первой и второй групп блока умножени  соответственно, входы первой группы блока умножени  соединены с выходами разр дов регистра делител , вьпсоды старших разр дов которого

   40 соединены с входами разр дов сумматора принудительного округлени  дели- тел , вход переноса которого соединен с входом логической единицы устройства , выходы разр дов сумматора

   45 принудительного округлени  делител  соединены с входами делител  блока делени  усеченных чисел, синхровхо- ды регистров делимого и делител , сумматора частного и блока управле5Q ни  соединены с входом синхрониза- ции устройства, первый выход блока управлени  соединен с входом разрешени  записи регистра делител  второй и третий выходы блока управ55 лени  соединены с первым и вторым

   управл ющими входами первого коммутатора соответственно, четвертый выход блока управлени  соединен с входом разрешени  записи регистра .

   11

   делимого, п тый выход блока управлени   вл етс  выходом сигнализации окончани  делени  устройства, выходы сумматора частного соединены с выходом частного устройства, отличающеес  тем, что, с целью повьпиени  быстродействи , устройство содержит второй коммутатор, третий вычитатель и регистр цифр частного, причем входы уменьшаемого и вычитаемого разр дов третьего вычитател  подключены к выходам старших разр до разности и заема первого вычитател  соответственно, выходы младших разр дов третьего вычитател  соединены информационными входами первой группы второго коммутатора, информационные входы второй группы которого подключены к выходам старших разр дов шины данных устройств, выходы второго коммутатора соединены с входами делимого блока делени  усеУ5г

   J5/

   58i

   56

   &

   t

   1701012

   ченных чисел, выходы которого соединены с информационными входами разр дов регистра цифр частного, выходы разр дов которого соединены с входами второй группы блока умножени  и с входами младших разр дов сумматора частного, вход установки в О которого соединен с первыми

   10 управл ющими входами первого и второго коммутаторов, а вход разрешени  записи - с вторыми управл ющими входами первого и второго коммутаторов, выход старшего разр да третьего вы15 читател  соединен с третьим управл ющим входом второго коммутатора, синхровход и вход разрешени  записи регистра цифр частного соединены с синхровходом и входом разрешени 

   20 записи регистра i делимого соответственно , вход заема третьего вычитател  соединен с входом логической единицы устройства.

   382SSff ff

   S I &

   4,

   i

   25 fuf.2

   Ъ9 0 1 7 3

   0/7

   Pue.5

   сриеЛ

   /77