RU1817091C

RU1817091C - Устройство дл умножени чисел

Info

Publication number: RU1817091C
Authority: RU
Inventors: Юрий Александрович Баран; Александр Антонович Шостак
Original assignee: Научно-исследовательский институт электронных вычислительных машин
Priority date: 1989-10-11
Filing date: 1989-10-11
Publication date: 1993-05-23

Abstract

Изобретение относитс к вычислительной технике и может быть использовано дл быстрого умножени дес тичных чисел. Цель изобретени - повышение быстродействи устройства, котора достигаетс за счет сокращени количества тактов работы. Устройство содержит регистры множимого, множител 2 и узлы 4 тетрадного суммировани , блок 3 частичных произведений, буферные регистры 5, узлы 6 преобразовани двоичного кода в дес тичный, блок 7 приведени и блок 8 суммировани . Собственно умножени выполн етс в устройстве за п/к тактов. 2 ил.

Description

сл С

N

О Ю

Фиг.1

Изобретение относитс к вычислительной технике и может быть использовано при разработке быстродействующих устройств умножени дес тичных чисел, а также служить основой построени универсальных устройств умножени двоичных и дес тичных чисел.

Цель изобретени - повышение быстродействи устройства за счет сокращени числа тактов работы (собственно умножение в предлагаемом устройстве выполн етс за n/k тактов).

На фиг.1 (дл ) приведена структурна схема устройства; на фиг.2 - структурна схема блока приведени .

Устройство содержит регистры 1,2 множимого и множител соответственно, блок 3 формировани частичных произведений, узлы 4 тетрадного суммировани , буферные регистры 5, преобразователи 6 двоичного кода в дес тичный, блок 7 приведени , блок 8 суммировани , входы 9, 10 множимого и множител устройства соответственно, управл ющий вход 11 устройства, выходы 12, 13 соответственно .младшей и старшей частей результата устройства. Рассмотрим функциональное назначение и реализацию узлов и блоков устройства.

Регистр 1 множимого предназначен дл хранени множимого. Он может быть построен на двухтактных синхронных DV- триггерах, запись информации в которые производитс по синхроимпульсу при наличии разрешающего потенциала на их V-BXO- дах. Цепи синхронизации всех регистров устройства с целью упрощени не показаны . Отметим, однако, что входы синхронизации всех элементов пам ти регистров объединены и соединены с входом синхронизации устройства. Регистр 2 множител предназначен дл хранени множител , В процессе выполнени умножени в нем осуществл етс однотактный сдвиг множител на k разр дов в каждом такте. Он также может быть построен на двухтактных синхронных DV-триггерах. Блок 3 служит дл формировани частичных произведений множимого на k разр дов множител . Как и в устройстве-прототипе он может быть построен либо в виде композиции узла кратных множимого и узла частичных произведений, либо в виде усеченной матрицы узлов дес тичного умножени . Узлы 4 тетрадного суммировани вл ютс узлами комбинационного типа. В каждом такте работы устройства в этих узлах осуществл етс двоичное суммирование равновесных тетрад частичных произведений, сформированных в данном такте на выходах блока 3, и прибавление к полученному результату

содержимого соответствующего буферного регистра 5, сформированного в предыдущем такте работы устройства. На выхода узлов 4 результат формируетс в однор д5 ном двоичном коде. Буферные регистры 5

служат дл хранени результатов, формируемых в каждом такте на выходах соответствующих узлов 4 тетрадного суммировани . Они могут быть построены

0 на двухтактных синхронных DV-триггерах с асинхронными входами установки в ноль. Преобразователи 6 двоичного кода в дес тичный предназначены дл преобразовани двоичного кода суммы, полученной на выхо5 де соответствующего узла 4 тетрадного суммировани , в дес тичный код, например, код 8421. Блок 7 предназначен дл приведени результата, записываемого в каждом такте в k младших буферных регистрах 5 в

0 двоичном коде, в однор дный двоично-дес тичный код. На фиг.2 приведена структурна схема блока 7 при следующих допущени х: в блоке 7 в каждом такте формируетс не более 2k дес тичных цифр

5 результата, k младших цифр которого вл ютс очередными k цифрами произведени сомножителей, Блок 7 содержит два двоичных сумматора 19, два преобразовател 20 двоичного кода в дес тичный, дес тичный

0 сумматор 21 и регистр 22. Двоичный сумматор 19 в каждом такте работы устройства осуществл ет суммирование содержимого соответствующего буферного регистра 5 со значением соответствующей тетрады реги

.5 стра 22, сформированным в предыдущем

такте работы устройства. Преобразователь

20 предназначен дл преобразовани ре- зультата, полученного на выходе двоичного

сумматора 19, из двоичного кода в двоично0 дес тичный. Дес тичный сумматор 21 предназначен дл суммировани результатов, полученных на выходах узлов 20 преобразовани в двоично-дес тичном коде. На выходе 24 сумматора 21 формируютс k младших

5 дес тичных цифр, на выходе 23 - k старших дес тичных цифр. Регистр 22 предназначен дл хранени старших дес тичных цифр, сформированных на выходе 23 дес тичного сумматора 21. На выход 25 регистра

0 22 поступает старша дес тична цифра, на выход 26 - младша . Регистр 22 может быть построен на двухтактных синхронных DV- триггерах с асинхронными входами установки в ноль.

5 Блок 7 приведени работает следующим образом.

На входы блока 7с выходов 16 и 17 соответственно первого и второго буферных регистров 5 подаютс два результата в ,.Д ВОИЧНОМ коде Далее, на первом и втором

двоичных сумматорах 19 осуществл етс их суммирование со значени ми младшей (подаетс с выхода 26) и старшей (подаетс с выхода 25) тетрад регистра 22 соответственно . Полученные на выходах сумматоров 19 суммы преобразуютс на преобразовател х 20 из двоичного кода в дес тичный. Затем на дес тичном сумматоре 21 осуществл етс их суммирование, причем на выходе 24 формируютс две младшие дес тичные цифры суммы, которые подаютс на первый выход блока 7 и на выход 12 младшей части результата устройства, а на выходе 23 - две старшие дес тичные цифры суммы, которые, с разрешени сигнала на входе 11 устройства по синхроимпульсу записываютс в регистр 22, а также поступают на второй выход 18 блока 7. Таким образом, за .один такт работы устройства на его выходе 12 формируютс две дес тичные цифры произведени . Следует отметить, что в тех случа х, когда врем работы блока 7 приведени больше суммарного времени работы блока 3 и узлов 4, целесообразно блок 7 построить по конвейерному принципу. Блок 8 предназначен дл дес тичного суммировани тетрадных сумм и результата, полученного на втором выходе 18 блока 7 приведени . В большинстве случаев в качестве блока 8 суммировани используетс двухвходовый или трехвходовый быстродействующий дес тичный сумматор (трехвходовый дес тичный сумматор может быть построен на основе двух двухвходовых дес тичных сумматоров , соединенных последовательно).

Устройство работает следующим образом . :

С разрешени сигнала на управл ющем входе 11 устройства в регистры 1, 2 последовательно либо параллельно во времени загружаютс п-разр дные дес тичные сомножители без знаков, буферные регистры 5 и регистр 22 блока 7 приведени обнул ютс . На этом подготовительный этап заканчиваетс и начинаетс собственно умножение, реализуемое за n/k тактов.

В первом такте в блоке 3 формируютс частичные произведени множимого на k цифр множител , равновесовые тетрады которых затем суммируютс с учетом занимаемых ими весовых позиций в соответствующих узлах 4 тетрадного суммировани по правилам двоичной арифметики . Одновременно с работой блока 3 и узлов 4 работает блок 7 приведени (дл первого такта его входные и выходные значени равны нулю). Первый такт работы устройства заканчиваетс с приходом синхроимпульса, по которому производитс запись результатов с выходов узлов 4 тетрадного суммировани в соответствующие буферные регистры 5, сдвиг в регистре 2 множител на k разр дов в сторону младших разр дов, а также запись информации в регистр 22 бло5 кэ 7. В следующих тактах, за исключением;, ч последнего, устройство работает аналогим-1 но. Основное отличие в работе устройства в последнем такте сострит в том, что резуль0 тэты, сформированные на выходе 23 дес тичного сумматора 21 и на выходах узлов 4 тетрадного суммировани , не записываютс в регистр 22 и в буферные регистры 5, а поступают на равновесовые входы блока 8

5 суммировани (результаты, сформированные на выходах узлов 4, предварительно преобразуютс в преобразовател х 6 из двоичного кода в дес тичный). На выходе блока 8 суммировани формируетс стар

0 ша часть результата устройства.

Claims

Формула изобретени Устройство дл умножени чисел, содержащее п-разр дные регистры множимо5 го и множител (n-разр дность дес тичный сомножителей), блок формировани частичных произведений, n+k узлов тетрадного суммировани (k - число дес тичных разр дов множител , обрабатываемых за один

0. такт, 1 k n/2, х - ближайшее целое, большее или равное X), n+k буферных регистров и блок приведени , причем входы множимого и множител устройства соединены соответственно с информационными

5 входами п-разр дных регистров множимого и множител , управл ющие входы которых соединены с управл ющими входами n+k буферных регистров и блока приведени и управл ющим входом устройства, выход ре0 гиСтра множимого соединен с входом первого сомножител блока формировани частичных произведений, вход второго сомножител которого соединен с выходом k младших разр дов регистра множител , а

5 выходы - с первыми входами соответствую- ; щих узлов тетрадного суммировани , второй вход j-ro узла тетрадного суммировани ,..,,п) соединен соответственно с выходом (j+k)-ro буферного регистра, выходы n+k

0 узлов тетрадного суммировани соединены с информационными входами соответству- : ющих n+k буферных регистров, t-й информационный вход блока приведени (,...,k) соединен соответственно с выходом 1-го бу5 ферного регистра, а первый выход - с выходом младшей части результата устройства, отличающеес тем, что, с целью повышени быстродействи устройства, в него введены n+k-1 преобразователей двоичного кода в дес тичный и блок суммировани , выход которого соединен с выходом старшей части результата устройства, выходы (n+k)-ro узла тетрадного суммировани , n+k-1 преобразователей двоичного кода в

ни соединены соответственно с равновес ными входами блока суммировани , входы n+k-1 преобразователей двоичного кода в дес тичный соединены с выходами соответдес тичный и второй выход блока приведе- 5 ствующих узлов тетрадного суммировани .

#л.

&

:(

Ъ«. 2

ни соединены соответственно с равновесными входами блока суммировани , входы n+k-1 преобразователей двоичного кода в дес тичный соединены с выходами соответствующих узлов тетрадного суммировани .