SU1668979A1 - Устройство дл умножени - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  быстрого умножени  дес тичных чисел. Целью изобретени   вл етс  сокращение аппаратурных затрат. Устройство содержит регистры множимого 1, множител  2, узлы 4 тетрадного суммировани , блок 3 частичных произведений, буферные регистры 5 и блок 6 приведени . 3 ил.

Description

Ё

ю

( О 00 Ю VI Ю

Изобретение относитс  к вычислительной технике и может быть использовано при разработке быстродействующих устройств умножени  дес тичных чисел, а также служить основой построени  универсальных устройств умножени  двоичных и дес тичных чисел.

Целью изобретени   вл етс  сокращение аппаратурных затрат.

На фиг. 1 приведена структурна  схема устройства (дл  ); на фиг. 2 - два возможных варианта построени  блока формировани  частичных произведений; на фиг. 3 - структурна  схема блока приведени .

Устройство содержит регистры 1 и 2 множимого и множител  соответственно, блок 3 формировани  частичных произведений , узлы А тетрадного суммировани , буферные регистры 5, блок 6 приведени , входы 7 и 8 множимого и множител  устройства соответственно, управл ющий вход 9 устройства и выход 10 результата.

Функциональное назначение и реализаци  узлов и блоков устройства следующие .

Регистр 1 множимого предназначен дл  хранени  множимого. Цепи синхронизации всех регистров устройства с целью упрощени  не показаны. Входы синхронизации всех элементов пам ти регистров объединены и соединены с входом синхронизации устройства.

Регистр 2 множител  предназначен дл  хранени  множител . В процессе выполнени  умножени  в нем осуществл етс  одно- тактный сдвиг множител  на k разр дов в каждом такте.

Блок 3 служит дл  формировани  частичных произведений множимого на k разр дов множител . На фиг. 2 показаны два возможных варианта построени  этого блока . Первый вариант (фиг. 2,а) содержит узел 11 кратных множимого и узел 12 частичных произведений. В узле 11 формируютс  или кратные множимого 1Х, 2Х, 4Х и 8Х или кратные 1Х, 1Х, ЗХ8Х, 9Х, где X - множимое . Узел 12 может быть реализован в виде матрицы двухвходовых элементов И либо представл ть собой k коммутаторов.

На фиг. 2,6 дл  k-2 приведена структурна  схема второго варианта блока 3 формировани  частичных произведений, содержащего усеченную матрицу узлов 13 дес тичного умножени . Каждый узел 13 предназначен дл  перемножени  двух дес тичных цифр и может быть построен, например , на посто нном запоминающем устройстве, на шифраторе или в виде композиции двоичного.умножител  и преобразовател  двоичного кода ч дес тичный.

Узлы 4 тетрадного суммировани   вл ютс  узлами комбинационного типа. В каждом такте работы устройства в этих узлах осуществл етс  двоичное суммирование

равновесных частичных произведений, сформированных в данном такте на выходах блока 3,; и прибавление к полученному результату содержимого соответствующего буферного регистра 5, сформированного в

0 предыдущем такте работы устройства. Узлы 4 тетрадного суммировани  могут формировать результат как в однор дном, так и в многор дном коде.

Буферные регистры 5 служат дл  хране5 ни  результатов, формируемых в каждом такте на выходах соответствующих узлов 4 тетрадного суммировани .

Блок 6 предназначен дл  приведени  результата, записываемого в каждом такте

0 в k младших буферных регистрах 5, в однор дный двоично-дес тичный код. На фиг. 3 приведена структурна  схема блока 6 при следующих допущени х: , узлы 4 формируют на своих выходах результат в однор д5 ном коде, в блоке 6 в каждом такте формируетс  не более 2k дес тичных цифр результата, k младших цифр которого  вл ютс  очередными k цифрами произведени  сомножителей. Блок 6 содержит два двоич0 ных сумматора 14, два преобразовател  15 двоичного кода в дес тичный, дес тичный сумматор 16 и регистр 17.

Двоичный сумматор 14 в каждом такте работы устройства осуществл етс  сумми5 рование содержимого соответствующего буферного регистра 5 со значением соответствующей тетрады регистра 17, сформированным в предыдущем такте работы устройства.

0Преобразователь 15 предназначен дл 

преобразовани  результата, полученного на выходе двоичного сумматора 14, из двоичного кода в двоично-дес тичный. Дес тичный сумматор 16 предназначен дл 

5 суммировани  результатов, полученных на выходах преобразователей 15, в двоично- дес тичном коде. Регистр 17 предназначен дл  хранени  двух старших дес тичных цифр результата, сформированного на вы0 ходе дес тичного сумматора 16.

Блок 6 приведени  работает следующим образом.

На входы блока 6 с выходов первого и второго буферных регистров 5 подаютс  два

5 результата в двоичном коде. Далее на первом и втором двоичных сумматорах 14 осуществл етс  их суммирование со значени ми младшей и старшей тетрад регистра 17 соответственно. Полученные на выходах сумматоров 14 суммы преобразуютс  на преобразовател х 15 из двоичного кода в дес тичный. Затем на дес тичном сумматоре 16 осуществл етс  их суммирование , причем на первом выходе формируютс  две младшие дес тичные цифры суммы, которые подаютс  на выход 10 устройства , а на втором выходе - две старшие дес тичные цифры суммы, которые с разрешени  сигнала на входе 9 устройства по синхроимпульсу записываютс  в регистр 17. Таким образом, за один такт работы устройства на его выходе 10 формируютс  две дес тичные цифры произведени . В тех случа х , когда врем  работы блока 6 приведени  больше суммарного времени работы блока 3 и узлов 4, целесообразно блок 6 построить по конвейерному принципу.

Устройство работает следующим образом .

С разрешени  сигнала на управл ющем входе 9 устройства в регистры 1 и 2 последовательно либо параллельно во времени загружаютс  n-разр дные дес тичные сомножители без знаков, буферные регистры 5 и регистр 17 блока 6 приведени  обнул ютс . На этом подготовительный этап заканчиваетс  и начинаетс  собственно умножение. В первом такте в блоке 3 формируютс  частичные произведени  множимого на k цифр множител , равновесовые тетрады которых затем суммируютс  с учетом занимаемых ими весовых позиций в соответствующих узлах 4 тетрадного суммировани  по правилам двоичной арифметики . Одновременно с работой блока 3 и узлов 4 работает блок 6 приведени  (дл  первого такта его входные и выходные значени  равны нулю). Первый такт работы устройства заканчиваетс  с приходом синхроимпульса, по которому производ тс  запись результатов с выходных узлов 4 тетрадного суммировани  в соответствующие буферные регистры 5. сдвиг множител  на k

разр дов в сторону младших, а также запись информации в регистр 17 блока 6.

Во всех остальных тактах устройство ра ботает аналогично.

Общее число тактов равно 2n/k И.

Claims (1)

1. Формула изобретени  Устройство дл  умножени , содержащее n-разр дные регистры множимого и множител  (п - разр дность дес тичных сомножителей ), блок формировани  частич- ных произведений, n+k узлов тетрадного суммировани  (k - число дес тичных разр дов множител , обрабатываемых за один такт, , х - ближайшее целое, большее или равное X), входы множимого и множител  устройства соединены соответственно с информационными входами поразр дных регистров множимого и множител , управл ющие входы которых соединены с управл ющим входом устройства, выход регистра множимого соединен с входом первого сомножител  блока формировани  частичных произведений, вход второго сомножител  которого соединен с выходом (k) младших

   разр дов регистра множител , а выходы - с первыми входами соответствующих узлов тетрадного суммировани , отличающеес  втем, что, с целью сокращени  аппаратурных затрат, в него введены n+k буферных

   регистров и блок приведени , выход которого соединен с выходом результата устройства , управл ющий вход которого соединен с управл ющими входами n+k буферных регистров и блока приведени , 1-й информационный вход которого соединен соответственно с выходом 1-го буферного регистра (), второй вход j-ro узла тетрадного суммировани  () соединен

   соответственно с выходом 1-го буферного

   регистра (l k+1n+k), выходы n+k узлов

   тетрадного суммировани  соединены с информационными входами соответствующих n+k буферных регистров.

   I I I

   I

   --Н-Г-НJ-г

   I I

   I I I 12