SU960805A1 - Устройство дл умножени - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано при построении цифровых, вычислительных машин.

Известно дес тичное арифметическое устройство, осуществл ющее операцию умножени  чисел и содержащее блоки, каждый из которых включает первый и второй регистры, соединенные с узлом формировани  частичного произведени , триггеры, выходы которых соединены со входами первого элемента И, узлы формировани  управл ющих сигналов, второй элемент И и дополнительные триггеры 1 .

Недостатком этого уотройства  вл етс  большое количество -аппаратурных узатрат.

Наиболее близким к изобретению  вл етс  устройство дл  умножени , содержащее матрицу умножени , матрицу сложени , блок микропрограммного управлени , элементы И и ИЛИ.

В этом устройстве последовательного действи  прин та така  методика выполнени  операции умножени , прикоторой производитс  получение и запоминание частичных произведений цифр всех разр дов множимого на цифры одного разр да множител  с

последующим суммированием (при наличии соответствующих сдвигов) частичных произведений. Процесс получени  каждого частичного произведени  состоит из двух микроопераций. Перва  микроопераци  заключаетс  в получении поразр дных произведений цифр всех разр дов множимого на цифры одного разр да множител  по modiО

10 и запоминании переносов из разр да в разр д. Втора  микроопераци  заключаетс  в получении непосредственно частичного произведени  и состоит в суммировании поразр дных произве15 дений, полученных в результате первой микрооперации, с соответствующими значени ми переносов из разр да при наличии соответствующих сдвигов 2 .

20

Недостатком этого устройства  вл етс  необходимость вычислени  и хранени  частичных произведений с последующим их суммированием, что снижает быстродействие устройства.

25

Цель изобретени  - повышение быстродействи  устройства.

Поставленна  цель достигаетс  тем, что устройство дл  умножени , содержащее блок одноразр дного умно30 жени , первый сумматор, первый регистр и блок управлени , причем входы первого и второго операндов устройства соединены с входами блока одноразр дного умножени , первый выход которого соединен с первым информационным входом сумматора, содержит второй, третий и четвертый сумматоры, второй и третий регистры коммутаторы, причем второй выход бло ка одноразр дного умножени  соединен с информационным входом первого коммутатора , выход которого соединен с входом первого регистра, выход которого соединен с вторим информационным входом первого сумматора, первый и второй выходы которого соединены с первыми входами второго и третьего сумматоров соответственно, первый выход второго сумматора соед нен с входом второго регистра и информационным входом второго коммута тора, второй вход второго сумматора и выход третьего сумматора соединены с входами четвертого сумматора, выход которого подключен к входу третьего регистра, выходы второго и третьего регистров подключены к информационным входам третьего коммутатора , выход которого соединен с BToptjM входом второго су7«1матора, выход третьего регистра соединен с информационным входом четвертого коммутатора, выход которого соедине с вторым входом третьего сумматора, выход второго коммутатора соединен с выходом устройства, управл ющий вход первого сумматора соединен с первым выходом блока управлени , второй выход которого соединен с управл ющим входом первого коммутат ра, третий выход блока управлени  соединен с управл ющим входом второ го коммутатора, четвертый выход бло ка управлени  соединен с управл ющи ми входами третьего и четвертого коммутаторов, При этом блок управлени  содержи генератор импульсов, первый счетчик первый дешифратор, триггер, второй счетчик,- второй дешифратор, причем выход генератора импульсов соединен со счетныг входом первого счетчика, выходы разр дов которого соединены с входами первого дешифратора, первый Ьыход которого соединен с единич ным (ВХОДОМ триггера, второй выход дешифратора соединен с нулевым входом триггера, а третий выход первого дешифратора соединен со счет ным входом второго счетчика, выходы разр дов которого соединены с входами второго дешифратора, выходы которого соединены с четвертым и треть им выходами блока управлени , инверсный выход триггера соединен с первым выходом блока, пр мой выход триггера соединен с вторым выходом .блока. На фиг. 1 изображена схема устройства; на фиг. 2 - схема блока управлени  . Устройство содержит блок 1 одноразр дного умножени , сумматор 2, коммутатор 3, регистр 4, сумматоры 5 и б, регистр 7, коммутатор 8, сумматор 9, регистр 10, коммутаторы 11 и 12, блок 13 управлени . Входы 14 и 15 первого и второго операндов соединены с входами блока 1; первый выход 16 которого соединен с первым информационным входом сумматора 2, второй выход 17 блока 1 соединен с информационным входом коммутатора 3, управл ющий вход которого подключен к выходу 18 блока 13, Выход 19 регистра 4 подключен к второму информационному входу сумматора 2, управл ющий вход которого соединен с выходом 20 блока .13. Выходы 21 и 22 сумматора 2 соединены с первыми входами соответственно cy мaтopoв 5 и 6. Первый выход 23 сумматора 5 соединен с входом регистра 7 и информационным входом коммутатора 8, управл ющий вход которого соединен с выходом 24 блока 13. Второй выход 25 сумг/1атора 5 соединен с входом сумматора 9, другой вход которого . подключен к выходу 26 cyi aTopa 6. Выход 27 регистра 10 подключен к информационному входу коммутатора 12 и первому информационному входу коммутатора 11, второй информационный вход которого подключен к выходу 28 регистра 7. Управл ющие входы коммутаторов 11 и 12 соединены с выходом 29 блока 13. Выход 30 коммутатора 11 соединен с вторым входом сумматора 5, выход 31 коммутатора 12 - с вторым входом сумматора 6. Выход 32 коммутатора 8  вл етс  выходом устройства . Выход коммутатора 3 соединен с входом регистра 4, Блок 13 управлени  содержит генератор 33, счетчик 34, дешифратор 35, триггер 36, счетчик 37, дешифратор 38. Выход 39 генератора 33 соединен с входом счетчика 34, выходы 40 разр дов которого подключены к входам дешифратора 35, выходы 41-43 которого соединены соответственно с единичным и нулевым входами триггера 36 и входом счетчика 37, выходы 44 разр дов которого подключены к входам дешифратора 38. Пр мой и инверсный выходы триггера 36 соединены с выходами 18 и 20 соответственно блока -13. Выходы дешифратора 38 соединены с выходами 24 и 29 блока 13, ;. Рассмотрим работу устройства на примере умножени  дес тичных чисел. Операци  умножени  по сн етс  таблицей дл  двух п-разр дных чисел, котора  состоит из трех частей: часть I - сомножители; часть II промежуточные произведени  множимого на один разр д множител , начина 

Гп(,)1 Гп(. м т

L lpo4i J... ,

гп(х.,л 5(.(.. ;.,)-1 г 1

LJ.-.) jL ii+i-j 3j... i..L J

rn(bv,i)irna,,Vl Т.1 L JLx,)l J...b.,, J...Lx).,v J,..

шГ(.р2.-.)1 rn(Pi-,n rncpj-,) pcpniy

L L. J.. 11ру,+Лри J...LP; J...Lpi J.-.tPi JL J

Содержимое квадратных скобок представл ет собой отдельные разр ды произведений. Каждый разр д произведений II части таблицы условно представлен , как частна  сумма по modlO произведени  по modlO текущего разр да множимого на текущий разр д множител  и переноса от произведени  предыдущего разр да множимого на текущий разр д множител . Каждый разр д произведени  в третьей части представл ет собой результат сложени  по modlO суммы Р по modlO всех элементов одного столбца и переноса П () из предыдущего разр да произведени . Этот перенос по вл етс  в результате сложени  частных сумм и переносов, образующихс  в каждой частной сумме.

В устройстве дл  умножени  прин та  следующа  методика выполнени  операции умножени .

Процесс, умножени  подраздел етс  на циклы, в каждом из которых вычисл етс  один разр д произведени , начина  с младшего, путем последовательного накоплени  суммы элементов , в одном столбце приведенной таблицы .- Цикл получени  одного разр да произведени  состоит изр да тактов, каждый из которых состоит из двух полутактов. в первом полутакте вычисл етс  и запоминаетс  перенос от произведени  предыдущего разр да множимого на текущий разр д множител , а зо втором полутакте вычисл етс  результат умножени  по mod Р (Р основание системы счислени ) текущего разр да множимого на текущий разр д множител  с одновременным суммированием этого результата с получением в первом полутакте переноса и накопленной к этому моменту суммы элементов этого столбца.

со старшего разр да, часть III окончательное произведение.

i

..Юг 1Ще1.

Накопленна  cyMi.ia элементов столбца существует в виде двух разр дов,

5 один из которых - результат по mod Р, а другой - перенос. Перенос от суммы по предыдущему столбцу принимаетс  как начальное значение накопленной суммы дл  текущего столбца.

0

Дл  выполнени  операции умножени  цифры множимого, начина  с младшего разр да, подаютс  по входу 14 на первый вход блока 1 одноразр дного умножени . На второй вход блока

5 1 одноразр дного умножени  по входу 15 подаютс  цифры множител , начина  со старшего разр да.

Начина  процедуру умножени  со старших разр дов множител , можно построить алгоритм таким образом,

0 что отпадает необходимость вычислени  младших разр дов произведени  (после зап той), выход щих за пределы заданной разр дности. Этот принцип положен в основу предлагаемого

5 устройства. В первом полутакте рассматриваемого цикла вычисл етс  перенос от произведени  предыдущего разр да множимого на текущий разр д множител , который поступает на

0 регистр 4 задержки переноса от произведени  через коммутатор 3, на управл ющий вход которого поступает управл ющий сигнал Полутакт с выхода 18 блока 13 управлени .

5

На регистре 4 задержки перенос от произведени  запоминаетс  до следующего полутакта. Во.втором полутакте вычисленно.е частное произведение текущего разр да множимого на текуО щий разр д множител  с одной группы выходов блока 1 одноразр дного умножени  по выходу 16 подаетс  на первый информационный сумматор 2, на управл ющий вход которого поступает 5 сигнал Полутакт с выхода 20 блока

13 управлени , а на вгорой информационный вход сумг атора 2 в этом же полутакте с выхода регистра 4 задержки подаетс  перенос от произведени , вычисленный в первом полутакте .

С одного выхода 21 сумматора 2 результат по mod Р подаетс  на первый вход сумматора 5, на второй вход которого во всех тактах, кроме первого , подаетс  результат по mod Р последовательно накопленной суммы от предыдущих вычислений с регистра

7задержки через коммутатор 11, при наличии на его управл ющем входе сигнала такта умножени , поступающего с выхода 29 блока 13 управлени ,

8первом такте каждого цикла на тот же вход сумматора 5 подаетс  перенос от суммировани  частных элементов предыдущего столбца, накопленный в регистре 10 задержки, через коммутатор 11.

Результат сложени  по mod Р с выхода 23 сумматора 5 ( вл ющийс  новым .значением накопленной суммы) подаетс  на вход регистра 7 задержки суммы, а в конце каждого цикла через коммутатор 8, на управл ющий вход которого поступает сигнал цикла с выхода 24 блока 13 управлени , выдаетс  сигнал из устройства дл  умножени  в качестве разр да произведени . . .

Сигнал переноса от сложени  в пределах каждого такта с выхода 22 сумматора 2 подаетс  на первый вход сумматора 6, на второй вход которого подаетс  накопленный перенос как результат суммы переносов от вычислений в предыдущих тактах с регистра 10 задержки через коммутатор 12, на управл ющий вход которого подаетс  управл ющий сигнал такта умножени  (кроме первого) с выхода 29 блока 13 управлени .

Сигнал переноса,  вл ющийс  новым значением переноса накопленной суммыf с выхода 25 сумматора 5 подаетс  на первый вход сумматора 9, на второй вход которого подаетс  перенос ,  вл ющийс  результатом сложени  переносов на. сумматоре б. Результат сложени  переносов с выхода сумматора 9 ( вл ющийс  текущим накопленным переносом) подаетс  на вход регистра ио задержки.

Блок 13 управлени  работает следующим образом.

Сигнал с выхода генератора 33 импульсов поступает на счетныП вход первого счетчика 34. Сигналы с выхода первого счетчика 34,  вл юьдаес  выходными, разр дами счетчика, поступают на входы первого дешифратора 35 Сигнал с первого вьлхода 41 первого дешифратора 35 поступает на единичный вход триггера 36, устанавливающий триггер 36 в единичное состо ние,  вл ющеес  выходным сигналом Полутакт . Сигнал с второго выхода пер вого дешифратора 35 поступает на нулевой вход триггера 36, устанавливающий триггер 36 в нулевое состо ние,  вл ющеес  выходным сигналом Полутакт . Сигнал с третьего выхода 43 первого дешифратора 35 поступает на

счетный вход второго счетчика 37. Сигналы с выхода второго счетчика 27,  вл ющиес  выходными разр дами счетчика, поступают на входы второго дешифратора. Сигнал с одного из

выходов второго дешифратора 38  вл етс  сигналом Такт угдаожени , а сигнал с второго выхода того же второго дешифратора 38 - сигналом Цикл.

Данное устройство за счет того, что в него введены три сулматора, два регистра, четыре коммутатора и обеспечены соединени  между ними, позвол ет получить такой пор .док

вычислений, при котором за один цикл вычисл етс  разр д произведени , мину  стадию вычислени  и хранени  частичных произведений с последующим их суммированием, что повышает быстродействие предлагаемого устройства по сравнению с известныг.

Claims (2)

1. Устройство дл  умножени , соержащее блок одноразр дного умножени , первый сумматор, первый регистр и блок управлени , причем входы первого и второго операндов устройства

соединены с входами блока одноразр дного умножени , первый выход .которого соединен с первым информационным входом сумматора, отличающеес  тем, что, с целью повышени 

быстродействи , устройство содержит второй, третий и четвертый сумматоры , второй и третий регистры, коммутаторы , причем второй выход блока одноразр дного умножени  соединен

с информационным входом первого коммутатора , выход которого соединен с входом первого регистра, выход которого соединен с вторым информационным входом первого сумматора, первый и второй выходы которого соединены с первыми входами второго и третьего сумматоров соответственно, первый выход второго сумматора соединен с входом второго регистра и информационным входом второго коммутатора,

второй выход второго сумматора и выход третьего сумматора соединены с входами четвертого сумматора, апход которого подключен к входу треть его регистра, выходы второго и

5 третьего регистров подключены к ийформационным входам третьего коммутатора , выход которого соединен с вторым входом второго сумматора, выход третьего регистра соединен с информационным входом четвертого коммутатора , выход которого соединен с вторым входом третьего сумматора, выход второго коммутатора соединен с выходом устройства, управл ющий вход первого сумматора соединен с первым выходом блока управлени , второй выход которого соединен с управл ющим входом первого коммутатора, третий выход блока управлени  соединен с управл ющим входом второго ког/п утато ра, четвертый выход блока управлени  соединен с управл ющими входами третьего и четвертого коммутаторов.

2. Устройство по п.1, отличающеес  тем, что блок управлени  содержит генератор импульсов, первый счетчик, первый дешифратор, триггер, второй счетчик, второй дешифратор , причем выход генератора импульсов соединен со счетным входом первого счетчика, выходы разр дов которого соединены с входами первого дешифратора, первы.й выход которог о , соединен с единичными входами триггера

второй выход первого дешифратора соединен с нулевым входом триггера, третий выход первого дешифратора соединен со счетным входом второго счетчика, выходы разр дов которого

соединены с входами второго дешифратора , выходы которого соединены с четвертым и третьим выходами блока управлени , инверсный выход триггера соединен с первым выходом блока,

пр мой выход триггера соединен с вторым выходом блока.

Источники информации, прин тые во внимание при экспертизе

1.Авторское свидетельство СССР №560059, кл. С 06 Р 7/38, 1976.

2.Авторское свидетельство СССР №229037, кл, G 06 F 7/38, 1967 (прототип ) .

п

.-

10

7л

2г

19

32.

24 29

(Риг2