SU760096A1 - УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ- ПОСЛЕДОВАТЕЛЬНЫХ п-РДЗРЯДНЫХ ДВОИЧНЫХ КОДОВ I - Google Patents

Description

Изобретение относится к области вычислительной техники и предназначено для умножения двоичных чисел по конвейерному принципу, т.ё. по принципу формирования каждого' разряда результата вычислений (кроме одного или нескольких старших разрядов) до введения в устройство всех разрядов исходных чисел.

Известны последовательные множительные устройства, содержащие регистры множимого, множителя, частичных произведений, схему фор- _}0 мирования чисел, кратных множимому, и одноразрядный последовательный сумматор [11.

Недостаток таких устройств заключается в .. их низком быстродействии.

Наиболее близким к изобретению является ₁₅ ι устройство для умножения последовательных

п-разрядных двоичных кодов, содержащее сдви' голые регистры сомножителей, вспомогательный

регистр, сдвиговый регистр, статический регистр, η сумматоров, элементы И и ИЛИ [2).

После введения одного из сомножителей в

статический регистр, для чего требуется η так;

тов, затрачивается еще η тактов на формирование η-разрядного кода результата, а также до2

полнительно η тактов на анализ переполнения, в течение которых все разряды второго сомножителя сдвигаются относительно разрядов первого сомножителя, записанных в статическом регистре, до "выталкивания” последнего (старшего) разряда второго соляюжителя из последнего разряда й-разрядного сдвигового регистра (т.е. до обнуления этого регистра). Таким образом, быстродействие такого устройства невысоко.

Цель изобретения — повышение быстродействия устройства.

Для получения поставленной цели устройство для умножения последовательных п-разрядных двоичных кодов, содержащее регистры, первого и второго сомножителей, распределитель,.статический и сдвиговый реТистры, одноразрядные последовательные сумматоры, элементы ;И ияй

ИЛИ, причем каждый ί-й выход (ΐ = 1..... η)

распределителя подключен к первому входу ί-го элемента И первой группы, второй вход которого соединен с выходом регистра первого сомножителя, а выход — со входом ϊ-го разряда статического регистра, выход регистра

760096

;второго сомножителя подключен ко входу сдвигового регистра, выходы ΐ = х разрядов статического и сдвигового регистров - ко входам ΐ-го элемента И второй группы, содержит дополнительные элементы И и ИЛИ и элемент задержки. При этом выходы (2к - 1)-го и 2к-го элементов И второй группы (к=1, ...,ν/2) соединены со входами к-го одноразрядного последовательного сумматора первой группы, выходы (2η - 1)-го и 2η-το одноразрядных последовательных сумматоров фй группы (ίϊΐ,..., 1од₂п; η = 1, ..., п/2³'¹) соединены со входами | η-го одноразрядного последовательного сумматора 0 + 1)-й группы. Выход каждого ί-го разряда статического регистра соединен с первым входом (ϊ - 1)-го элемента ИЛИ первой группы, второй вход которого подключен к выходу ΐ-го элемента ИЛИ этой же группы, выход ΐ-го разряда сдвигового регистра подключен к первому входу ί-го элемента ИЛИ второй труп- 20 пы, а выходы ϊ = х элементов ИЛИ первой и второй групп - ко входам ί-го элемента И третьей группы, выход которого соединен со вторым входом (ϊ — 1)-го элемента ИЛИ второй группы,'п-й выход распределителя'подклю- 25 чен к третьему входу первого элемента И третьей группы и через элемент задержки соединен с первым входом дополнительного элемента ИЛИ, второй вход которого связан с выходом' одноразрядного последовательного сумматора ₃₀ последней группы, а выход — с первым входом дополнительного элемента ИЛИ, второй вход которого соединен с выходом первого элемента И третьей группы, а выход - с выходом переполнения устройства. ₃₅

Схема устройства для случая умножения восьмиразрядных чисел изображена на фиг. 1. На фиг. 2 представлены временные диаграммы, иллюстрирующие работу устройства.

Устройство содержит восьмиразрядные· сДви- ₄θ говые регистры 1, 2 первого и'второго сомножителей, распределитель, образованный вспомогательным регистром 3 и элементами 4-11 за- ⁴ держки, элементы И 12—19 первой группы, п-разрядный статический регистр,, выполненный ₄₅ на триггерах 20-27, для заполнения разрядов' первого сомножителя (число А), восьмиразрядный сдвиговый регистр, в котором сдвигается второй сомножитель (число В), выполненный на элементах 28-35 задержки, элементы И ₅₀ 36-43 второй группы, одноразрядные последовательные сумматоры 44-50, элементы ИЛИ 51—58 первой группы, элементы ИЛИ 59—65 второй группы, элемёнть! И* 66—7У третьей группы, выход 74 произведения, выход 75 сиг- ₅₅ нала переполнения, дополнительные элементы

“ задержки 76, И 77, ИЛИ'78. ¹⁴

Коды А и В сдвигаются из регистров 1 и 2 младшими разрядами вперед. Во вспомогательном регистре 3 хранится код ”00000001 ”, элементы 4 11 задержки и регистр 3 образуют распределитель, выходные сигналы которого поочередно (на один такт) открывают элементы И 12—19 по первым входам. Элементы ИЛИ 51-65 и элементы И 66-73 совместно со статическим регистром на триггерах 20 -27, сдвиговым регистром на элементах 28-35 задержки и дополнительными элементами задержки 76,

И 77, ИЛИ 78 образуют схему формирования сигнала переполнения на выходе 75 в случае, если произведение выходит за восьмиразрядную (в общем случае п-разрядную) сетку. Диаграммы с обозначениями П на фиг. 2 иллюстрируют изменения сигналов переноса внутри соответствующего т-го сумматора.

Устройство работает следующим образом.

Пусть А = 00010111, В Ϊ 00001011 (т.е.

А = 23, В = 11), а, = 0, а₂ = 0, а₃ = 0, а₄ = 1, а₅ = 0, а₆ = 1, а₇ = 1, а₈ = 1, =0,

Ь₂ = 0, Ь₃ = 0, Ь₄ = 0, Ь₅ = 1, Ь₇ = 1, Ь₈ = 1.

В первом такте на выходе элемента И 36 получаем а₈ л Ь₈ = Т. Элементы И 37-43 закрыты. С выходов сумматоров 45-47, 49 снимаются ”0”. На выходе сумматора 44 получаем ”1”, перенос внутри него равен ”0”. На выходе сумматора 48 получаем ”1” (перенос внутри него равен ”0”). Следовательно, на выходе 74 имеем с₈ = 1 (перенос внутри сумматора 50 равен ”0”).

Во втором такте на выходах элементов И 36, 37 получаем а₈л Ь, = 1. а,л Ь, = 1. Элементы И 38—43 закрыты. С выходов суммато- ι ров 45—47, 49 снимаем ”0”. На выходе сумматора 44 имеем ”0”, перенос внутри него равен ”1”. На выходе сумматора 48 получаем ”0”, перенос внутри него равен ”0”. В результате с выхода 74 устройства получаем с₇ = 0 (перенос внутри сумматора 50 равен ”0”).

В третьем такте на выходах элементов И 36-. "38 имеем а₈лЬ₈ = 0, а₇ль₇ = 1, а₈лЬ₈ = 1.Элементы И 39—43 закрыты. С выходов сумматоров 46,

47, 49 снимаем ”0”. На выходе сумматора 44 имеем ”0” (перенос внутри него равен ”1”), на выходе сумматора 45 получаем ”1” (перенос внутри-него равен ”0”), на выходе сумматора 48 получается ”1” (перенос внутри него равен ”0”). При этом с₈ = 1 (перенос внутри сумматора 50 равен ”0”).

В четвертом такте на выходах элементов И 36-39 получаем а₈ л Ь₅ = 1, а₇ л Ь₆ = 0, а₆ л Ь₇ = 1, а₅ л Ь₈ = 0. Элементы И 40—43 закрыты. С выходов-сумматоров 46, 47, 49 снимаем ”0”. На выходе сумматора 44 имеем ”0”. Перенос внутри него равен ”1”. На выходе сумматора 45 получаем ”1”, перенос внутри не,го равен ”0”. С выхода сумматора 48 снимаем ”1”, перенос внутри него равен ”0”. В резуль5

760096

6

тате с₅ = 1 (перенос внутри сумматора 50^аравен ”0”),

В пятом такте на выходах элементов И 3640 получаем а₈ Л Ь₄ = 0, а₇лЬ₅ = 1, а₆лЬ₆=0, а₅ Л Ь₇ = 0, а₄ л Ь₈ = 1. Элементы И 41—43 за- 5 крыты. С выходов сумматоров 44—49 снимаем ’ соответственно 0, 0, 1, 0, 0, 1; переносы внутри этих сумматоров равны соответственно 1,0,0,0,0.

В результате с выхода сумматора 50 снимаем с₄ = 1 (перенос внутри него равен ”0”). . ₁₀

В шестом такте, на выходах элементов И 36-41 имеем а₈Л Ь₃ = 0, а₇дЬ₄ = 0, а₆лЬ₅=1, а₅ л Ь₆ = 0, а₄ л Ь₇ = 1, а₃ л Ь₈ - 0. Элементы И 42, 43 закрыты. На выходах сумматоров .44-50 имеем соответственно 1, 1, 1, 0, 0, 1, 1; ₎₅ переносы внутри них равны соответственно 0, ₍

О, 0, 0, 1, 0, 0, Итак с₃ = 1.

В седьмом такте на выходах элементов И 36—43 получаем а₈ а Ь₂ = 0, а₇ д Ь₃ = О, а₆ л Ь₄ ⁼ 0, 85 л 65 ⁼ 0, а₄ л Ь₆ — 0, а₃лЬ₇ ⁼ 0, а₂ А Ь₈ = 0. Тогда на выходах сумматоров 44—50 получаем соответственно 0, 0, 0, 0, 1,

О, 1; все переносы внутри них равны ”0”.

Итак с₂ = 0.

В восьмом такте на выходах элементов И 25 36-43 имеем а₈ Λ Βι = 0, а₇ А 1¾ = 0, а₆ьЬ₃=0,

85 л. Ь₄ =0, а₄ А Ь₅ = 1, а₃ а Ь₆ = 0, а₂ЛЬ₇ - О, а, а Ь₈ = 0. При этом на выходах сумматоров 44-50 получаются соответственно 0, 0, 1, О, О,

1, 1. Таким образом с, = 1. ’зд

Итак, произведение р = с₁с₂с₃с₄с₅с_вс₇с₈ равно 111111011 (253).

Следует подчеркнуть, что сложение в сумматорах 44—50 также осуществляется по конвейерному признаку; поскольку сигнал суммы формируется в каждом сумматоре в такте подачи слагаемых, то принимается, что сумма формируется на сумматоре последующей группы в том же такте, что и на сумматоре- предыдущей группы.

Переполнение разрядной сетки, т.е. появление единицы на выходе сумматора 50 после восьмого такта возможно, если самая "левая” (старшая) значащая ”1” в числе В будет рас- ₄₅ положена в восьмом такте "левее” хотя бы одной значащей ”1” в числе А. Например, если в восьмом такте ”1” расположена в элементе '31 задержки при наличии ”1” хотя бы в одном из триггеров 24—27, то при дальнейшем сдвиге этой ”1” числа В через элементы 32-35 задержки это привело бы к появлению единичного сигнала на выходе одного из элементов И 40—

43 и, в конечном счете, на выходе сумматора 50. Чтобы сократить время анализа произведения & на переполнение, используется не сдвиг числа В после восьмого такта (как в прототипе),

1а вводится схема анализа, работающая следу1ющим образом.

Пусть, например В =10001011 (39) (при А = 00010111 (23). бчевидно, произведение будет больше числа 255, являющегося предельным для восьмиразрядной двоичной сетки. Тогда старшая ”1” числа в восьмом такте запишется в элемент 28 задержки. Единицы числа А к этому моменту оказались- записанными в триггерах 29, 21, 22, 24. Самая старшая значащая ”1” числа А с вы> да триггера 24 поступает на вход элемента ИЛИ ’54, чт0"приводит к появлению ”1” и на выходах элементов ИЛИ 51-53, сигналы с которых поступают на входы элементов И 66-69. Если хотя бы на одном из элементов 28—30 задержки, расположенных "левее” триггера 24, записана ”1”, то она пройдет на выход 75, являясь сигналом , •переполнения'в восьмом такте (в предыдущих тактах элемент И 66 заперт нулевым сигналом с элемента 11 задержки, т.е. с распределителя).

Переполнение может выражаться и в появлении ”1” на выходе сумматора 50 в девятом такте. Для этого предусмотрен элемент 76 задержки ”1” в который записывается в девятом .такте и стробирует дополнительный элемент И ΊΊ.

Если время пробега импульса переполнения через элементы ИЛИ 59-65, И 66-73 соизмеримо с длительностью такта работы устройства, то элемент И 66 должен стробироваться и в девятом такте,' для чего его выход должен быть соединен и с выходом дополнительного элемента 76 задержки.

Таким образом, по сравнению с прототипом быстродействие устройства повышено, время умножения уменьшено до п тактов, включая и формирование сигнала о наличии или отсутствии переполнения.

Claims (1)

1. Формула изобретения

   Устройство для умножения последовательных η-разрядных двоичных кодов, содержащее регистры первого и второго' сомножителей,, распределитель, статический и сдвиговый регистры, одноразрядные последовательные сумматоры, элементы И и ИЛИ, причем каждый ϊ-й выход (ΐ = 1, ..., η) распределителя подключен к первому входу ϊ-го элемента И первой группы, второй вход которого соединен с выходом регистра первогогромножителя, а выход — со входом ¹ ί-го · разряда статического регистра, выход регистра второго сомножителя подключен ко входу сдвигового регистра, выходы ΐ=χ разрядов статического и сдвигового регистров подключены ко входам ί-го элемента И второй группы, отличающееся тем, что, с целью повышения быстродействия устройства, оно содержит дополнительные элементы И и ИЛИ и

   760096

   элемент задержки, причем выходы (2к-1)-го и 2к-го элементов И второй группы (к=1, п/2) соединены со входами к-го одноразрядного последовательного сумматора первой группы, выходы (2ц-1)-го и 2ц-го' одноразрядных; после- ₅ довательных сумматоров )-й группы 0 = 1,

   1од₂п, 4 = 1, ··, п/21'¹) соединены со входом ς-го одноразрядного последовательного сумматора (ΐ + 1)-й группы, выход каждого ϊ-γο разряда статического регистра соединен с первым 10 входом (ϊ—1)-го элемента ИЛЙ первой группы, второй вход которого подключен к выходу Ι-го элемента ИЛИ этой же группы, выход ι-γο разряда сдвигового регистра подключен к первому входу ϊ-го элемента ИЛИ второй группы, 15 выходы 1=х элементов ИЛИ первой и второй групп подключены ко входам ΐ-го элемента И ,третъей группы, выход которого соединен со вторым входом (.1—1)-го элемента ИЛИ второй

   группы, η-й выход распределителя подключен к третьему входу первого элемента И третьей группы и через элемент задержки соединен с первым входом дополнительного элемента И, второй вход которого соединен с выходом одноразрядного последовательного сумматора последней группы, а выход - с первым входом дополнительного элемента ИЛИ, второй вход которого соединен с выходом первого элемента И третьей группы, а выход — с выходом переполнения устройства.