Изобретение относитс к вычислительной технике и может быть и-споль .зовано в универсальных или специализированных вычислительных машинах и устройствах. Известны устройства умножени , выполненные в виде квадратной матрицы/ элементов И, выходы которых подсоединены к блокам сумматоров, соединенных цеп 1ми распространени переносов 1 . Однако в этих устройствах операци возведени в квадрат выполн етс как обычна операци умножени . Известно также устройство дл -воз ведени в квадрат, выполненное в виде треугольной матрицы элементов И с двум группами-входов, выходы которо подключены к входам одноразр дных сум маторов, соединенных цеп ми распрост ранени переносов 2 3Недостаток этого устройства з ключаетс в том, что выполнение операции умножени , не обеспечивает высокого быстродействи , что резко ограничивает сферу применени устройства . Цель изобретени - увеличение быстродействи при выполнении операции умножени . Поставленна цель достигзетс тем, что в УСТРОЙСТВО дл возведени в квадрат и умножени , содержащее треугольную матрицу двухвходовых элементов И и первый сумматор, причем выход первого элемента И k-той строки матрицы (k 1п; где п - разр дность исходных операндов ) соединен со входом (2k-1)-ro разр да первого сумматора, выход i-го элемента И k-той строки матрицы (is2, ..., n-k+1) соединен со входом.(2k + i - 1)-го разр да пер всго сумматора, введены два входных и выходной коммутаторы, зтромежуточный регистра и второй сумматор, причем входы первого и второго входных кокмутаторов соединены с входа- ми операндов устройства, выход k-ro разр да первого входного коммутатора соединен с первьмы входами элементов И k-той строки матрицы, выход т-го разр да второго входного коммутатора (msl, ..,,п) соединен с вторьм входом ()-rp э/1емента И к-той строки матрицы, выход Сумма р-го разр да первого сумматора (,...,2п-1) соединен с входом р-го разр да промежуточного регистра, с первьми входами р-го разр да второго сумматора и выходного коммутатора, выход перенос nepBdO сумматора соединен со входом 2п-го разр да промежуточного регистра , с первыми входами 2п-го разр да второго сумматора и выходного коммутатора , выходы разр дов промежуточ ного регистра соединены с вторыни вх дами соответствуюших разр дов второго сумматора, выход Сумма г-го раз р да второго сумматора (,.,.,2п) соединен с вторым входом Е-го разЪ да (Е-12п-1) НЕСХОДНОГО коммутатора , выход переноса второго сумматора соединен с вторым входом 2п-го разр да выходного коммутатора, выходы выходного коммутатора вл ютс выходами устройства. На чертеже представлена схема уст ройства дл возведени в квадрат и умножени . Устройство содержит п-разр дные первый 1 и второй 2 входные комвдтаторы , треугольную матрицу 3 из двухвходовых элементов И 4, первый (2п-1 )-разр дный сумматор 5, 2п-разр дный промежуточный регистр б, второй сумматор 7 и выходной коммутатор 8 (п-разр дность исходных операндов Входы , . . а пврвого исходного операнда подсоединены к входам 9 пер вого входного коммутатора 1 и к вхо дам°10 вт-орого входного коммутатора 2, входы Ьд Ь . . . Ь увторого исходного операнда подсоединены к входам 10 первого входного коммутатора 1 и к .входам 9 второго входного коммутатора 2. Выход k-ro разр да 11 (kcl ,.,,,п) первого входного комму татора 1 соединен с входами 12 элементов И 4 k-ой строки матрицы 3, выход т-го разр да 13 второго входного коммутатора 2 (гп 1 , . . . , п ) сое динен с входом 14 (m-k+l)-ro элемента И 4 k-ой строки матрицы 3, выход первого элемента И 4 k-ой строки матрицы 3 соединен с входом {2k-l)-ro разр да 15 первого сумматора 5, выход i-го элемента И 4 k-ой строки матрицы 3 ( i 2 , . . . , п -k + 1 ) соединен со входом (2k+i-1)-ro разр да 15 первого сумматора 5, выход Сумма 16 р-го разр да 15 первого сумматора 5 (,...,2п-1) соединен с входом р-го разр да 17 промежуточного регистра б, с входом 18 р-го разр да 19 второго сумматора 7 , с входом 20 р-го разр да 21 выходного коммутатора 8, выход переноса 22 первого сумматора 5 соединен, с входом 2п-го разр да 17 промежуточного регистра 6, с входом 18 2п-го разр да 19 второго суммато ра 7 и с входом 20 2р-го разр да 21 выходного коммутатора 8. Выходы раз р дов 17 промежуточного регистра 6 соединены с входами 23 соответствую щих разр дов 19 второго сумматора 7 и с входом 20 2п-го разр да 21 выходного коммутатора 8. Выходы разр дов 17 промежуточного регистра 6 соединены со входами 23 соответствующих разр дов 19 второго сумматора 7. Выход Сумма 24 г-го разр да 19 второго сумматора 7 {г-г2,.,.п) соединен с входом 25 С-го разр да 21 ,,.., 2п-1) выходного коммутатора 8. Выход переноса 26 второго сумматора 7 соединен с входом 25 2п-го разр да 21 выходного коммутатора 8, Выходы выходного коммутатора 8 вл ютс выходами устройства. Устройство работает следующим образом . При возведении в квадрат исходныЬо Ь-, . . . Ь,., а.и ми операндами вл етс код возводимого в квадрат числа. Свыходов входных коммутаторов 1 и 2 код возводимого в квадрат числа поступает на входы 12 и 14 элементов И 4 матрицы 3. Результаты поразр дного перемножени с выходов элементов И 4 матрицы 3 поступают на входы первого -.суг ниатора 5 . Результат суммировани поразр дных произведении в первом сумматоре 5 с выходов Суммы 16 и с выхода переноса 22 поступает на входы 20 выходного коммутатора 8, Коммутатор 8 разрешает прохождение кода с входов 20 на выходы устройства. После окончани переходных процессов с выходов устройства снимаетс код, соответствующий квадрату исходного числа. При выполнении операции умножени исходными операндами вл ютс коды перемножаемых чисел, В первом такте входные коммутаторы 1 и 2 разрешают прохождение первого сомножител на вход 14, а второго - на входы 12 элементов И 4 матрицы 3. После окончани суммировани в первом сумматоре 5 код полученного частного произведени запоминаетс в промежуточном регистре 6 и начинаетс второй такт операции умножени , при котором происходит переключение входных коммутаторов 1 и 2, в результате чего на входы 14 элементов И 4 матрицы 3 проходит второй сомножитель, а на входы 12 первый сомножитель. Получаемый в результате суммировани в первом сумматоре 5 код полученного второго частного произведени поступает на входы 28 второго сумматора 7 и суммируетс с полученным в первом такте первым частным произведением, поступаю1аим на входы 13 второго сумматора 7 с выходов промежуточного регистра 6. После окончани суммировани в сумматоре 7 код полученного произведени через выходной коммутатор 8 поступает на выходы устройства. Необходимо отметить, что использование двух младших разр дов 15 сумматора 5, второго разр да 17 регистра 6 и второго разр да 19 суммаюра 7 не вл етс об зательным.
Данное устройство позвол ет сократить при выполнении операции умножени количество операции типа сложение-вычитание и сдвиг. Операци умножени выполн етс за два такта, при этом введение коммутаторов сомножителей устран ет необходимость пересылки сомножителей с запоминанием, модули сложени обеспечивают хранение первого частного произведени и суммирование его со вторьм частным произведением , коммутаторы результатов операций позвол ют исключить затраты времени на операцию сдвига при возведении в квадрат, обеспечивают съем результатов операции с одних и тех же выходов как при возведении в квадрат, так и при умножении. Увеличение быстродействи , возможность использовани одной и той же схемы дл возведени в квадрат и умножени расшир ют сферу применени устройства.