SU1173410A1 - Устройство дл умножени в избыточном последовательном коде - Google Patents
Устройство дл умножени в избыточном последовательном коде Download PDFInfo
- Publication number
- SU1173410A1 SU1173410A1 SU833676776A SU3676776A SU1173410A1 SU 1173410 A1 SU1173410 A1 SU 1173410A1 SU 833676776 A SU833676776 A SU 833676776A SU 3676776 A SU3676776 A SU 3676776A SU 1173410 A1 SU1173410 A1 SU 1173410A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- outputs
- multiplier
- tabular
- term
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ В ИЗБЫТОЧНОМ ПОСЛЕДОВАТЕЛЬНОМ КОДЕ, содержащее регистр множител , регистр множимого, регистр частичных произведений и сз мматор в избыточной системе счислени , причем входы множимого и множител устройства соеди ,иены соответственно со входами регистров множимого и множител , о т:Л и ч а ю щ е е с тем, что, с целью повышени быстродействи , в него введены табличньй блок умножени , табличный блок суммировани и шесть элементов задержки, причем вькоды регистров множимого и множител соединены соответственно со входами первого и второго сомножителей табличного блока умножени , перва группа выходов которого через соответствующие первый, второй и третий элементы задержки соединены со входами первого слагаемого табличного блока суммировани , входы второго слагаемого которого соединены со второй группой выходов табличного блока умножени , перва группа выхос дов табличного блока суммировани S через соответствующие четвертый, п ел тый и шестой элементы задержки соединены со входами первого слагаемого сумматора в избыточной системе счислени , входы второго слагаемого которого соединены со второй группой выходов табличного блока суммировани , входы третьего слагаемого которого соединены с выходами ресо гистра частичных произведений,вхо4 ды которого соединены с выходами сумматора в избыточной системе счислени и с выходами устройства.
Description
Данное изобретение относитс к вычислительной технике и предназначено дл использовани в цифровых вычислительных машинах различного назначени .
Целью изобретени вл етс повышение быстродействи .
На чертеже представлена структурна схема устройства дл умножени в избыточном последовательном коде.
Устройство дл умножени содержит входы множимого 1, 2 и 3 устройства , регистр 4 множимого, входы множител 5, 6 и 7 устройства, регистр 8 множ11тел , табличные блоки умножени 9 и суммировани 10, элементы задержки 11, 12 и 13, регистр 14 частичных произведений, сумматор 15 в избыточной системе счислени , элементы задержки 16, 17 и 18, выхо1 ды 19, 20 и 21 устройства.
Сомножители представлены в избыточном четвертичном коде. Четвертичные цифры кодируютс следующим образом:
734102
О - 000 +3 011 + 1 - 001 -1 - 111 +2 -V 010 2 - 110 Биты четвертичной цифры передаютс параллельно по трем каналам. Цифры четвертичного числа переда ютс последовательно.
Табличный блок умножени 9 содержит 36. чеек, длиной в 5 бит, в которых записана таблица умножени двух четвертичных цифр. Цри перемножении двух четвертичных цифр образуетс двухразр дное четвертичное число, представл ющее 5 со.бой перенос в старший разр д П. и сумму S .
Перенос П может принимать значени О, +1, +2, -1, которые кодируютс как двухбитовое число следующим образом:
О 00 +2 10
+ 1 01 . -1 .
Сумма S кодируетс так, как это было указано. Табличньй блок 9 3 умножени заполн етс в соответствии с табл.1.
Таблица 1
(+1)х(0)(0)
(+1)х(+1)(+1)
(+1)х(+2)(+2)
(+1)х(+3)(+3)
(+1)х(-1)(-1)
(+1)х(-2)(-2)
(+2)х(0)(0)
(н-2)х(+1) (+2)
(+2)х(+2) (-И)(0)
(+2)х(+3)(+1)(+2)
(f2)x(-1) (-2)
(.+2)х(-2)-(-1)(0)
И Т.д. 3 Табличный блок суммировани 10 содержит 144 чейки, длиной в 6 бит в которых записана таблица сложени двух четвертичных цифр (S,S) и переноса П (Sj - сумма S, , задержанна на один такт, S - накопленна сумма частичных произведений .регистре 14), В результате суммировани образуетс двукразр дное четвертичное число, представл ющее собой перенос в старший разр д П, и сумма Sj.
Сумматор 15 представл ет собой одноразр дный сумматор дл сложени чисел в избыточном коде переноса rij и суммы S (84 - сумма S, задержанна на один такт). На выходе сумматора 15 формируетс сумма Sy, котора поступает на входы регистра 14 и выходы устройства 19, 20 и 21.
Устройство работает следующим образом.
С входов 1,2 и 3 в регистр 4 записываетс множимое X старшими
разр дами вперед. С входов 5, 6 и 7 в регистр 8 записьшаетс множитель Y также старшими разр дами вперед. Пусть разр дность сомножителей
равна п.
Дл вьшолнени операции умножени необходимо выполнить п циклов. Передача и обработка одной четверичной цифры производитс за один такт.
Длительность одного цикла равна 2п тактов.
Первый цикл. На выходах регистра 8 зафиксирована перва , старша 104 Перенос И может принимать значени О, +1, +2, -1, которые кодируютс следующим образом. Сумма Sj кодируетс как это бы-, ло указано. Табличный блок 10 суммировани заполн етс в соответствии с табл.2. Таблица 2
цифра множител Y . Разр ды Y поступают на входы первого сомножител табличного блока умножени 9.
8течение первых п тактов циклов на входы второго сомножител блока
9поступают п разр дов множимого старшими разр дами вперед.
Перенос, сформированный в первом такте П , поступает на входы первого слагаемого табличного блока суммировани 10. Сумма, сформированна в первом такте S , запоминаетс на один такт в элементах задержки 11, 12 и 13, С выходов этих элементов задержки на входы второго слагаемого табличного блока 10 поступ Ш )т нули. На входы третьего слагаемого блока 10 из регистра 14 также поступают нули. Перенос П-,в табличном блоке суммировани 10 складываетс с нул ми и поступает на входы элементов задержки J6, 17 и 18 и запоминаетс в них, как Sj .
Во втором такте на входы второго сомножител блока 9 поступает второй разр д множимого. На выходах блока 9 формируютс . В блоке 10 реализуетс операци сложени гг и 0. Формируютс , 83..Сумма Sjj запоминаетс в элементах задержки 16, 17 и 18. Перенос Hjjпоступает на входы сумматора 15, где складываетс с вышедшей с элементов задержки 16, 17 и 18 суммой 842 Sji В результате суммировани формируетс старший разр д произведени , который выходит из сумматора и записываетс в ре , гистр 14. Последний содержит
(2п-3) разр да. Цепь рециркул ции, на капливаемой суммы частичных произведений , включает в себ регистр 14, блок 10, элементы задержки 16,
o 17 и 18, сумматор 15 (задерживающий сумму также на один такт). В результате суммарна задержка цепи рециркул ции составл ет (2п-1) такт. Следовательно, накапливаема сумма
5 частичных произведений за один цикл сдвинута на один разр д в сторону старших разр дов.
Сформированный в сумматоре старший разр д произведени одновременно с записью в регистр 14 поступает на выходы t9i 20 и 21 и может быть использован.
Аналогичным образом выполн етс еще (п-2) такта. Послевыполнени
5 п такта выдача множимого из регистра 4 прекращаетс и выполн ютс еще п тактов. По завершении 1-го цикла множитель в регистре 8 сдвигаетс , и аналогичным образом реализуетс
0 2-й цикл.
После выполнени последнего цикла произведение длиной 2п разр дов может быть считано с выходов 19,20 и 21. Б случае необходимости произ-
- ведение может быть сохранено в регистре 14.
123 5В 7
Claims (1)
- УСТРОЙСТВО ДОЯ УМНОЖЕНИЯВ ИЗБЫТОЧНОМ ПОСЛЕДОВАТЕЛЬНОМ КОДЕ, содержащее регистр множителя, регистр множимого, регистр частичных произведений и сумматор в избыточной системе счисления, причем входы множимого и множителя устройства соеди.йены соответственно со входами регистров множимого и множителя, о тличающе е с я тем, что, с целью повышения быстродействия, в него введены табличный блок умножения, табличный блок суммирования и шесть элементов задержки, причем выходы регистров множимого и множителя соединены соответственно со входами первого и второго сомножителей табличного блока умножения, первая группа выходов которого через соответствующие первый, второй и третий элементы задержки соединены со входами первого слагаемого табличного блока суммирования, входы второго слагаемого которого соединены со второй группой выходов табличного блока умножения, первая группа выходов табличного блока суммирования через соответствующие четвертый, пятый и шестой элементы задержки соединены со входами первого слагаемого сумматора в избыточной системе счисления, входы второго слагаемого которого соединены со второй группой выходов табличного блока суммирования, входы третьего слагаемого которого соединены с выходами регистра частичных произведений,входы которого соединены с выходами сумматора в избыточной системе счисления и с выходами устройства.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU833676776A SU1173410A1 (ru) | 1983-12-21 | 1983-12-21 | Устройство дл умножени в избыточном последовательном коде |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU833676776A SU1173410A1 (ru) | 1983-12-21 | 1983-12-21 | Устройство дл умножени в избыточном последовательном коде |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1173410A1 true SU1173410A1 (ru) | 1985-08-15 |
Family
ID=21094423
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU833676776A SU1173410A1 (ru) | 1983-12-21 | 1983-12-21 | Устройство дл умножени в избыточном последовательном коде |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1173410A1 (ru) |
-
1983
- 1983-12-21 SU SU833676776A patent/SU1173410A1/ru active
Non-Patent Citations (1)
Title |
---|
Дроздов Е.А. Электронные цифровые вычислительные машины. М., 1968, с. 400-404. Авторское свидетельство СССР № 1040485, кл. G 06 F 7/49, 1982. Авторское свидетельство СССР № 860062, кл, G 06 F 7/49, 1979. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR840006089A (ko) | 조합 프로세서 | |
JPS6470827A (en) | Apparatus and method for performing shift operation within multipler array circuit | |
SU1173410A1 (ru) | Устройство дл умножени в избыточном последовательном коде | |
US4027147A (en) | Binary multiplication unit with partial product and sum calculation time higher than multiplicand bit interval | |
JPS5981761A (ja) | シストリツク計算配列 | |
JPS6226723B2 (ru) | ||
SU1283751A1 (ru) | Устройство дл умножени комплексных чисел | |
SU1472899A1 (ru) | Устройство дл умножени | |
SU1481747A1 (ru) | Устройство дл умножени двоичных чисел | |
SU1275432A1 (ru) | Устройство дл умножени | |
SU596952A1 (ru) | Устройство дл решени систем дифференциальных уравнений | |
SU480077A1 (ru) | Устройство дл вычислени сумм произведений | |
SU857975A1 (ru) | Устройство дл возведени в квадрат и умножени | |
SU1236464A1 (ru) | Устройство дл умножени элементов конечных полей | |
SU551643A2 (ru) | Устройство дл вычислени сумм произведений | |
SU985783A1 (ru) | Устройство дл умножени п-разр дных чисел | |
SU1156066A1 (ru) | Устройство дл умножени двоичных чисел | |
SU1672439A1 (ru) | Устройство дл суммировани М чисел | |
SU1179327A1 (ru) | Устройство дл возведени в степень | |
SU1080136A1 (ru) | Устройство дл умножени | |
SU1252773A1 (ru) | Устройство дл умножени в избыточной системе счислени с запоминанием переноса | |
SU942247A1 (ru) | Цифровой нерекурсивный фильтр | |
SU805307A1 (ru) | Множительно-сдвиговое устройство | |
SU1265762A1 (ru) | Устройство дл умножени | |
SU1693613A1 (ru) | Цифровой фильтр |