SU551643A2 - Устройство дл вычислени сумм произведений - Google Patents

Description

Изобретение относитс  к цифровой выч лительной технике. В основном авт. св. № 48О077 описано устройство вычислени  сумм про изведений, содержащее регистры множимо и множител , сумматор и матрицу модулей , выход которой соединен со входом сумматора, а входы подключены к выход регистров множимого и множител  1J. Врем  вычислени  суммы К парных произведений И - разр дных чисел может быть вычислено по формуле: + iaanK l i s) где: te - врем  прохождени  сигнала через вентиль, ij,- врем  суммировани  на одно разр дном модуле J запоминани  суммы и переноса на одноразр дном модуле ( t.,on- tr т - количество тактов, необходимых дл  умножени  и суммировани  К пар чисел (т К } ; количество тактов, затрачиваемых на умножение и суммирование 2ппар нулевых значений множимого и множител  ( ) i ж о- количество тактов, необходимых дл  суммировани  переносов, возникающих в сумматоре 4 (mj-Sog k-n-i) Р - основание системы счислени , Недостатком этого устройства  вл етс  малое быстродействие, обусловленное тем, что в устройстве затрачиваетс  дополнительно (inj + inj 3h-teo pk-i) тактов дл  получени  окончательного результата в сумматоре . Количество дополнительных тактов может превышать число основных (.К) тактов и при многократном обращении к устройству (например, в задаче перемножени  матриц) непроизводительное врем  может достигать большой величины. Цель изобретени  - повышение быстродействи  устройства. Это достигаетс  тем, что в устройств введен блок анализа, входы которого подкгаочены к выходам суммы всех столбцов, кроме первого, и к выходам переноса матрицы модулей, а выход подключен к управлющему входу сумматора.

Схема предлагаемого устройства пред- ставлена на чертеже и содержит регистры мномого 1 и множител  2, матрицу модулей 3, сумматор 4 и блок анализа 5.

Первые и вторые входы матрицы модулей 3 соединены с выходами соответственно регист ра множимого 1 и регистра множител  2, а выход матрицы модулей 3 соединен со входом сумматора 4. Блок анализа 5 подключен выходом к управл ющему входу сумматора 4, а входами - к выходам перено- са матрицы модулей 3, и выходами сумм, кроме первого столбца, матрицы модулей 3

Предлагаемое устройство работает следующим образом.

В качестве модулей в матрице 3 могут быть использованы одноразр дные трехвхо- довые сумматоры с запоминанием суммы и переноса и с одноразр дной схемой умножени  на одном из входов. На первые входы матрицы модулей 3 поступают коды множимого первой пары чисел с регистра множимого 1. На вторые входы матрицы модулей 3 поступают коды множител  первой пары чисел с регистра множител  2. Результаты поразр дного перемножени  множимого и множител  запоминаютс  в матрице модулей 3. На следующем такте с регистра множимого 1 и регистра множител  2 на первые и вторые входы матрицы модулей 3 поступают соответственно коды множимого и множител  второй пары чисел. Частичное произведение второй пары чисел поразр дно суммируетс  в матрице модулей 3 с полученными в первом такте значени ми частичного произведени  первой пары чисел,сдви- нутыми на один разр д вправо и вниз. Результаты умножени  и суммировани  запоминаютс  в матрице модулей 3, Аналогично осуществл етс  умножение и суммирование остальных пар чисел. При этом поразр дные значени  сумм и старших разр дов и переноса старшего разр да, полученные на выходе матрицы модулей 3, суммируютс  с помощью сумматора 4.

После умножени  и суммировани  К пар чисел осуществл ют умножение и суммирование нулевых значений множимого и множител , в результате чего значени  поразр дных сумм и переносов выход т из матрицы модулей 3 и суммируютс  в сумматоре 4. Количество нулевых тактов определ етс  с помощью блока анализа 5, который анализирует состо ние триггеров суммы и переноса матрицы моделей 3. Когда все триггеры переноса и триггеры суммы, кроме первого столбца матрицы модулей 3, наход тс  в нулевом состо нии, схема анализа 5 выдает сигнал на управл ющий вход сумматора 4. После прохождени  сквоного переноса в сумматоре 4 получаетс  результат вычислений суммы парных произведений , причем младшие разр ды этого результата устанавливаютс  на выходах первого столбца матрицы модулей 3, а старшие разр ды результата получаютс  в сумматоре 4.

Дл  иллюстрации работы предлагаемого устройства рассмотрим пример вычислени  суммы парных произведений чисел, представленных в двоичном коде:

Х 0,10x0,01 + 0,10x0,11 + 0,01x0,01 0,10 хО,10. Результаты вычислений сведены в таблицу, в которой использованы еле

дуюшие обозначени : П и С - коды на выходе соответственно переноса и суммы матрицы модулей 3. Искомый результат (0,1101 13/16/) получен за 6 тактов, из которых один такт затрачен на вьтод информации из матрицы модулей 3, после чего с блока анализа 5 выдаетс  сигнал на управл ющий вход сумматора 4, и один такт затрачен на сквозной перенос в сумматоре 4.

В предлагаемом устройстве существенно повысилось быстродействие по сравнению с быстродействием известных устройст за счет сокращени  холостых тактов. Предлагаемое устройство может примен тьс  при решении задач векторной алгебры, общее врем  решени  которых зависит от быстродействи  данного устройства.

Claims (1)

1. Формула изобретени блок анализа, входы которого подключены

   Устройство дл  вычислени  сумм произв -к выходам суммы всех столбцов, кроме

   денийпо авт. свид. №480077, отличаю-первого, и к выходам переноса матрицы

   щ е е с   тем, что, с целью повышени  модулей, а выход подключен к управл ющему

   быстродействи  устройства, оно содержитвходу сумматоров.