SU830396A1 - Устройство дл решени системлиНЕйНыХ уРАВНЕНий - Google Patents

Description

1

Изобретение относитс  к вычислительной технике и может быть применено при построении устройств дл  решени  систем линейных алгебраических уравнений.

Известно устройство, построенное на базе интеграторов и содержащее интеграторы коэффициентов, интеграторы свободных членов и интеграторы неизвестных, причем выходы интеграторов коэффициентов каждого столбца соединены с выходами интеграторов свободного члена того же столбца , выходы которых подключены ко входам интеграторов неизвестных того же столбца и входам интеграторов коэффициентов соответствующих строк 1 }.

Недостатками этого устройства  вл ютс  большое количество оборудовани , низкое быстродействие, трудность определени  конца решени .

Наиболее близким по техническом решению к- предлагаемому  вл етс  устройство, содержащее регистры свободных членов, запоминающий блок коэффициентов, сумматоры, множительные блоки, регистры неизвестных, схемы приема 2.

Недостатки данного устройства большое количество оборудовани  и низкое быстродействие, которое зависит от времени перемножени  в множительных б.поках, суммировани  последовательно в сумматорах и количества итераций решени .

Цель изобретени  - увеличение быстродействи  и упрощение устройст0 ва.

Поставленна  цель достигаетс  тем, что устройство, содержащее блоки пам ти коэффициентов, сумг1ирующие блоки, регистры нев зок, сумматор и блок пам ти неизвестных, причем выходы блоков пам ти коэффициентов соединены с первыми входами соответствующих суммирующих блоков, выходы регистров нев зок подключены .

0 ко вторым входам соответствующих суммирующих блоков, выход сумматора подключен ко входу блока пам ти неизвестных, выход которого соединек с первым входом сумматора, содержит шифраторы приращений неизвестных , коммутатор и выходной дешифратор , выходы суммирующих блоков подключены к входам соответствующих регистров нев зок и шифраторов приращений неизвестных, выходы которых соединены с со.ответствующими входами коммутатора, выход которого подсоединен к третьим входам суммирующих блоков и ко входу выходного дешифратора , выход которого подключен ко второму входу сумматора. . На фиг. 1 представлена блок-схема устройства; на фиг. 2 - схема суммирующего .блока; на фиг. 3 - схе ма Шифратора приращений неизвестных Устройство состоит из блоков 1 пам ти коэффициентов, суммирующих блоков 2, шифраторов 3 приращений неизвестных, регистров 4 нев зок, коммутатора 5, выходного дешифратора б, сумматора 7 и блока 8 пам ти неизвестных. Суммирующий блок 2 сос тоит из к мультиплексоров 9, где к - разр дность кодов,, к-разр дных сумматора 10 и регистра 11, двух элементов И 12 и элемента ИЛИ 13. Шифратор приращений неизвестных 3 состоит из {к-2)-х элементов НЕ 14 ( 2к-4)-х элементов И 15, шифрирующего узла 16, к-разр дного регистра 17. Устройство работает следующим образом. В i-ый блок 1 пам ти коэффициентов занос тс  коды коэффициентов i-ой строки решаемой системы L -iV х;-,- . В регис уравнений   4 нев зок занос тс  соответствен ры но коды свободных членов в, содержимые суммирующих блоков 2 устанавливаютс  в ноль, и в блок 8 пам ти неизвестных занос тс  начальные приближени  неизвестных. На нулевом такте решени  системы уравнений в суммирующие блоки 2 поступают соответственно коды свободных коэффициентов , хран щиес  в регистрах 4 нев зок. Далее коды свободных членов из суммирующих блоков 2 поступают на входы регистров 4 нев зок, где запоминаютс , и на входы шифраторов 3. В этих шифраторах происходит выделение старших разр дов нев зок , представл ющих собой приращени  соответствующих неизвестных, шифрируютс  в соответствующем шифра торе 3 и через коммутатор 5 поступают на вход дешифратора б и на все управл ющие входы суммирующих блоков 2, т.е. шифратор 3 выполн ет арифметическую операцию: ( - нев зка) . Дешифратор б преоб разует поступивший свернутый код приращени  неизвестного в полнораз р дную величину (старший разр д соответствующей нев зки), котора  затем суммируетс  в сумматоре 7 с предыдущим значением соответствующего неизвестного, хранимым в блоке 8, и записываетс  оп ть на то же место в блок 8. Код приращени  неизвестного , поступивший на управл ю щие входы суммирующих блоков 2, Р соответствующем такте сдв гом коэффициентов. На следующем первом такте с выходов блоков 1 на первые входы соответствующих суммирующих блоков 2 поступают первые коэффициенты соответствующих строк. Далее содержимые суммирующих блоков 2 сдвигаютс  на количество разр дов , определ емое кодом на их управл ющем входе. Тем car«jM осуществл етс  операци : а дх( , (р - номер итерации). Далее за п тактов в сумматорах образуетс  величина а . . На следующем (п+1)-ом такте к полученной сумме добавл етс  соответственно код свободного члена. Полученный результат-, нев зка уравнени  поступает в регистр 4 нев зок, где запоминаетс  на врем  следующей итерации, и на вход шифратора 3 соответственно. Таким образом, дл  решени  системы уравнени  А - можно привести следующий алгоритм работы устройства: x.(pti; х .Р + , i 1, 2, ,,., п, .(р+) . уДР) у (Р) - S дх,(Р-Ь гпри начальных услови х: „ (о .. . у .(р) . 1 -10 --01. Работа суммирующего блока 2 заключаетс  в том, что на первые входы всех мультиплексоров 9 поступают соответственно разр ды кода коэффициента , причем i-ые входы i-х мультиплексоров 9 объединены, т.е. структурно определ етс  сдвиг на один разр д. В зависимости от кода на управл ющих входах мультиплексоров 9 подключаетс  на выход соответствующий вход. Таким образом, за один такт можно сдвинуть код на к разр дов . Далее код с выходов мультиплексоров 9 поступает на первый вход сумматора 10, где суммируетс  с другой величиной, поступающей на второй вход сумматора 10 через элементы И 12 и ИЛИ 13 и хранимой в регистре 11. В зависимости от сигналов на управл ющих входах элементов И 12 на второй вход сумматора 10 Подключаетс  второй вход суммирующего блока 2, на который подаетс  код нев зки из регистра нев зки 4, Работа шифратора 3 заключаетс  в следующем. С помощью элементов НЕ 14 и 15 собрана схема, котора  работает как приоритетна  цепочка, т.е. при по влении старшей (левой) значащей единицы прохождение остальных разр дов на вход узла 16 запрещено. Преобразованный с помощью узла 16 код записываетс  в регистр 17, где хранитс  в течение итерации.

Изобретение позвол ет значительно сократить оборудование (при п 100, k 20) примерно в 3 раза и повысить быстродействие.

Claims (2)

1.Майоров Ф.М. Электронные цифровые интегрирующие машины. М., Машиностроение,1962, с. 86, фиг.59.

2.Евреинов Э.В. и Прангишви-..

ли И,В. Цифровые автоматы с настраи0 ваемой структурой. М,, Энерги , 1974, с. 195 (прототип).