SU1161954A1 - УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЛИНЕЙНОЙ СВЕРТКИ ДВУХ ДИСКРЕТНЫХ ПОСЛЕДОВАТЕГЙэНОСТЕЙ ДЛИНОЙ - Google Patents

Description

<p>Изобретение относится к вычислительной технике и может быть использовано при построении специализированных вычислительных устройств, функционирующих в реальном масштабе времени.</p> <p>Цель изобретения - сокращение объема оборудования.</p> <p>На фиг.1 и 2 изображена общая схема устройства; на фиг.З - схема узла выполнения базовых операций; на фиг.4 - схема вычислительного узла; на фиг. 5 - схема множительного блока; на фиг.6 - схема второго распределителя импульсов; на фиг.7 - входные Диаграммы; на фиг.8 выходные диаграммы; на фиг.9 - временные диаграммы работы узлов выполнения базовых операций и множительных блоков; на фиг.10 - временные диаграммы управляющих сигналов, поступающих »/а управляющие входы вычислительных узлов.</p> <p>Для наглядности все чертежи соответствуют г&gt;= 3(Ν=8) , что не влечет за собой потери общности.</p> <p>Устройство (фиг. 1 и 2) содержит два одинаковых блока 1 и 2 разбиения, операционный блок 3, группу множительных блоков 4.1,...,4.5, распределители 5 и 6 импульсов. Блок 1 разбиения содержит три яруса: 7.1-7.3 по одному, два и три узла 8.1.1;8.2.1; 8.2.2; 8.3.1; 8.3.2; 8.3.3 выполнения базовых операций соответственно.</p> <p>Блок 2 разбиения выполнен так же, как и блок 1 разбиения, и содержит три яруса 9.1,9.2 и 9.3 по одному, два и три узла 10.1.1·, 10.2.1;</p> <p>10:2.2; 10.3.1; 10.3.2; 10.3.3 выполнения базовых операций соответственно.</p> <p>Операционный блок 3 содержит три яруса: 11.1,11.2,11.3 по одному,два</p> <p>2</p> <p>- и три вычислительных узла 12.1.1, '12.2.1; 12.2.2; 12.3.1; 12.3.2; 1 2.3.3 соответственно. Каждый из узлов 8,т.] (фиг.З) содержит переключа5 тель 13 (представляющий собой 5 двунаправленных переключателей, где 5 - разрядность обрабатываемых чисел) , мультиплексор 14 (этот мультиплексор, как и все другие, состоит IО ’</p> <p>из 5 мультиплексоров на 2 канала), сумматор 15, регистры 16 и 17 сдвига (каждый емкостью 2 пп'. 5 -разрядных ячеек). При этом узел 8. ^3 номером з= 3¢+2 (1=0,1,2,... и ,5 £фР,) содержит мультиплексор 18.</p> <p>Кроме того, узел в.т.] ,номер ) которого - четный, содержит регистр 19 сдвига (емкостью 2п‘т 5-разрядных4 ячеек). Каждый из вычисли,20 тельных узлов 12. (фиг.4) содержит три регистра 20-22 операнда (каждый емкостью 'Χ/^-Ι 5-разрядных ячеек), умножитель 23. Каждый из множительных блоков 4 (фиг.5) содер&amp; жит умножитель 24. Кроме того,, множительный блок 4.] с номером |=ЗС+2 (^М) содержит мультиплексоры 25 и</p> <p>26. Первый распределитель 5 импульсов представляет собой η «-разрядный 30 двоичный счетчик, выход ш-го разряда которого является (п-пМ-0-ым вы- . ходом первого распределителя 5 им•ь пульсов. Второй распределитель 6 импульсов (фиг.6) содержит входную ли35 нию 27 задержки (выполненную, например, в виде регистра сдвига длиной 2Ν+£-4, где Τ'- выраженная в тактах задержка, вносимая множительным блоком 4.0, п -разрядный двоич40 ный счетчик 28, дешифратор 29 (состоящий, например, из η элементов И), η-разрядный буферный регистр 30, выходные линии31.1,31.2,31.3 задержки</p> <p>В предлагаемом устройстве вычис45 ления выражения</p> <p>3</p> <p>1161954</p> <p>4</p> <p>ιπϊη(',Ν-ΐ)</p> <p>ν-Σ К,, .,χ 0), 1 = 0,1...2^2^,0)</p> <p>)=т«х(ο,Ί-Ν++) . '</p> <p>делаются следующим образом:</p> <p>1. Для = 1,2,...,+1 с помощью</p> <p>первого блока 1 разбиения вычисляется χ^&lt;χ) = $Ηΐ (ζ)</p> <p>и</p> <p>(з)</p> <p>(Ч</p> <p>Х3^2(2) = Х И ,</p> <p>где</p> <p>Л’ ,</p> <p>,«)</p> <p>•’-Т; ’»-*»</p> <p>^ГП-1</p> <p>(ζ)-Σχω /</p> <p>•&quot;-η( &quot;^7 ’</p> <p>10</p> <p>15</p> <p>20</p> <p>ν'»</p> <p>л (ί )</p> <p>ι(ζ)=μ7 Α0&quot;-11,ί+ν&gt;</p> <p>·*</p> <p>Ν-1 1=0,1,2,...,3 -1 ·</p> <p>Ή /-ι</p> <p>№Μη</p> <p>25</p> <p>30</p> <p>35</p> <p>2. С помощью второго блока 2 разбиения точно такие же вычисления производятся для второй последовательности Ή(ΐ), ι= 1,2,...,Ν.</p> <p>3. С помощью множительных блоков</p> <p>4. ΐ ( ] = 1,2,...,т) выполняются умножения вида</p> <p>Μ(ου(ζ}=Χ^(ζ)Η^2), ¢=0,1,2,...,5-1,</p> <p>причем поскольку полиномы (ζ ) и Ηη (ζ ) содержат по одному коэффициенту, общее количество умножений рав/ч</p> <p>но 3 .</p> <p>4. Для к = 1,2,..., η ( К = η -ли 1) 40</p> <p>с помощью блока 3 вычисляется</p> <p>+ γ к-ι2) + ?ТЧ к-ч ’ *’θΛ2 ’'“3'</p> <p>сч</p> <p>η-к</p> <p>45</p> <p>τ-=2</p> <p>причем коэффициенты полинома V*·®’ (ζ) образуют искомый результат выражения (1) .</p> <p>Устройство работает ^следующим образом.</p> <p>В исходном состоянии подача тактовьк импульсов с вькода генератора тактовьк импульсов на входы синхронизации регистров и счетные входы счетчиков блокируется, а распределитель 5 импульсов и счетчик 28 обнулены. Одновременно с сигналом</p> <p>50</p> <p>55</p> <p>&quot;Пуск&quot;, который инициирует подачу тактовьк импульсов на входы синхронизации регистров и счетные входы счетчиков, а также поступает на управляющий вход распределителя 6 импульсов (который является входом линии 27 задержки), на первый и второй входы устройства начинают поступать представленные в дополнительном коде 5-разрядные отсчеты обрабатываемых последовательностей х (у ) и Ь(/) (/=1,2,...,2°) соответственно. Начиная с этого момента, описание работы устройства ведется потактно. При этом, поскольку блоки 1 и 2 разбиения функционируют одинаково, в дальнейшем рассматривается работа только первого из них.</p> <p>Такты 0-7. Происходит прием исходного операнда х^’ (ζ) в узел</p> <p>8.1.1, который осуществляется следующим образом.</p> <p>В течение первьк V, = 4 тактов переключатель 11 (на управляющий вход которого с первого выхода распределителя 5 импульсов поступает логический 0) передает первьк V = 4 коэффициентов полинома (г/ (образующих ζ (ζ)) ; на вход первого регистра 16 сдвига, содержимое которого с приходом каждого тактового импульса сдвигается на одну ячейку, освобождая таким образом первую ячейку, в которую записывается новый коэффициент. В течение оставшихся</p> <p>= 4 тактов переключатель 13 и мультиплексор 14 (на управляющие входы которьк с первого вькода распределителя 5 импульсов поступает логическая единица 1) передают оставшихся = 4 коэффициентов х1®Цг) (образующих (ζ)) на вход второго регистра 17 сдвига, содержимое которого с приходом каждого тактового импульса сдвигается на одну ячейку, (освобождая первую ячейку, в которую записывается новый коэффициент.В течение этих четырех тактов содержимое первого регистра 16 сдвига не изменяется, поскольку на его управляющий вход из первого вькода распределителя 5 импульсов поступает запрещающий сдвиг уровень логической 1 .</p> <p>Перед тем, как рассматривать</p> <p>дальнейшую работу устройства, необходимо определить базовые операции I, II, III и IV. Первая из них</p> <p>1-161954</p> <p>15</p> <p>20</p> <p>состоит в обработке операнда</p> <p>в узле 8.т&lt; (номер ι котот—ι</p> <p>рого нечетный) ив передачи резульТ5К°)В Ж’ и χίΓ2,&lt;2’ =</p> <p>~ζ ιη-ι(ζ) в Узлы θ· (ч!+1). |_ и 8. 5</p> <p>(гл + 1). (|_+1) соответственно с одновременной буферизацией результата Χ(™+1’&lt;ζ)=* ю-ч &lt;ζ) + в Узле</p> <p>8. ш ΐ · Эта операция (как и все другие базовые операции) продолжается в те- 10 чение тактов δ-(й+ ν^-ι) и выполняется следующим образом.</p> <p>В ( 0. + К) -ом такте, ( К = 0,1,..., ν^-1) К-й коэффициент полинома х ί2’, хранящий051 в это время в последней, т.е. ν^-й ячейке регистра 16 сдвига процессорного узла</p> <p>8.т.], поступает на первый вход сумматора 15, на второй вход которого с выхода последней ячейки регистра 17 сдвига поступает к-й коэффициент полинома χ^.-,ίζ). После того, как на выходе сумматора 15 сформируется в том же такте К-й коэффициент полинома (Ζ)/ΟΗ через</p> <p>мультиплексор 14 (на управляющий вход которого с т-го выхода распределителя 5 импульсов подан логический 0) передается на вход регистра 17 сдвига. Одновременно тот же к-й 50</p> <p>коэффициент полинома х =</p> <p>κχ^*(ζ) поступает на вход узла '</p> <p>8.(м+1)О и через его переключатель 13. передается либо на вход регистра 16 сдвига (так происходит в 35 течение первых тактов,- когда</p> <p>на управляющий вход переключателя</p> <p>13 с (гп+1)-го выхода распределителя</p> <p>импульсов 5 подается логический 0), ’</p> <p>образуя к-й коэффициент полинома 40</p> <p>χ/3Ή(ζ1 либо через мультиплексор</p> <p>14 передается на вход регистра 17</p> <p>сдвига (так происходит в течение оставшихся ν№&lt;·ι тактов, когда на управляющие входы переключателя 13 45</p> <p>и мультиплексора 14 с (т+1)-го выхо- * да распределителя 5 импульсов подана логическая 1), образуя (к-У^·*.,)-й коэффициент полинома (г). . Аналогичным образом к-й коэффициент 50 полинома к(г)= ί2? передается в узел 8. (т+1) (Ь+1) с той: лишь разницей, что в случае узла '8.3.2, который содержит второй</p> <p>мультиплексор 18, к-й коэффициент 55 Х^(2) поступает сначала на первый вход этого мультиплексора, который (поскольку на его управляющий вход с второго выхода распределителя 5 импульсов поступает логический 0) передает этот коэффициент на вход переключателя 13. Затем, после прихода тактового импульса</p> <p>к-е коэффициенты полиномов х^Ж/г).</p> <p>. (.Н+И, . т ’</p> <p>1П</p> <p>(Ζ)</p> <p>записываются</p> <p>(Ζ)·, *</p> <p>в первые ячейки соответствующих регистров сдвига, содержимое которых сдвигается на одну ячейку.</p> <p>При этом в течение последних Ут+1 тактов содержимое регистров 16 сдвига узлов 8. (т+1). Си 8. (ш+1) . (ι+1) не изменяется, поскольку на их управляющие входы с (ш+1)-го выхода распределителя 5 импульсов подан запрещающий сдвиг уровень логической 1. Базовая операция II заключается в обработке операнда (ζ )</p> <p>в узле 8.т^' (номер которого .четный) и в передачи результата х^*(г|в узел 8 (η-ι+1) . К с одновременной буферизацией результатов , (21 и х(Ж2) в Узле</p> <p>8.ю./. Эта базовая операция выполняется аналогично, с той лишь розницей, что к-й коэффициент полинома</p> <p>передается не в узел яруса 7. (ш+1), а в регистр 19 сдвига узла 8. т.]. Базовая операция III состоит в передаче результатов</p> <p>и х(^ + (ζ), которые</p> <p>подлежат буферизации в узле 8,т.] (номер ΐ которого четный), в узлы 8. (т + 1), К и 8 (τη+1).(Κ—1) соответственно.</p> <p>Эта операция выполняется следующим образом.</p> <p>В (й+к)-ом такте к-й коэффициент</p> <p>полинома χ(-3*+1? (ζ ) (хранящийся τη</p> <p>в это время в последней ячейке регистра 17 сдвига узла 8. т.р поступает на вход узла 8 (т + 1). К и через его переключатель 13 передается либо на вход регистра 16 сдвига (так происходит в течение первых \/т+1 тактов), образуя к-й коэффициент полинома Хт*' либо через мультиплексор 14 передается на вход регистра 17 сдвига (так происходит в течение оставшихся ут+; тактов), образуя (к-Мт+1)-ц коэффициент полинома (ζ). Аналогичным образом к-й коэффициент χ(3Ι+2) передается в узел</p> <p>8. (т+1) . (к-1) с той лишь разницей, ·'</p> <p>что в случае узла 8.3.2, который</p> <p>1161954 8</p> <p>15 включительно), заключающаяся</p> <p>содержит второй мультиплексор 18,</p> <p>' к-й коэффициент (2) поступает</p> <p>сначала на второй вход этого мультиплексора, который (поскольку на его управляющий вход с второго выхода распределителя 5 импульсов подана логическая 1) передает этот коэффициент на вход переключателя 13. Затем после прихода тактового импульса к~е коэффициенты полиномов</p> <p>χ^+^(έ) и (*1 записываются в первые ячейки, соответствующих регистров сдвига, содержимое которых сдвигается на одну ячейку. При этом, в течение последних тактов содержимое регистров 16 сдвига узлов 8.(т+1) к(т+1) и 8. (ю + 1) . (К-1) не изменяется, поскольку на их управляющие входы с (т+1)-го выхода распределителя 5 импульсов подан запрещающий сдвиг уровень логической 1. Базовая операция IV состоит в передаче результатов „ Л</p> <p>* ' (Ζ),</p> <p>(З-Ь+1) й\</p> <p>который подлежал буферизации в узле 8. м.; (номер у которого нечетный), в узел 8.(т+1) к. Ранняя базовая операция выполняется аналогично предыдущей с той разницей, что передается только . к-й коэффициент полинома + (Ζ). Прй</p> <p>этом в случае, когда базовые операции I, II, III и IV выполняются в узле 8.3; последнего яруса 7.3, результаты χ(|) (ζ) передаются не в узлы следующего яруса, а множительные блоки 4.1,...,4.5.</p> <p>Такты 8-11. Выполняется, базовая операция I, состоящая в обработке операнда в узле 8.1.1 и в</p> <p>передаче результатов (ζ ) и χ(,2,(ζ) в узлы 8.2.1 и 8.2.2 соответственно с одновременной буферизацией хб* (ζ) в узле 8.1.1. ι ζ</p> <p>Такты 12-13. Выполняется базовая операция I, заключающаяся в обработке операнда χ® (ζ) в узле 8.2.1</p> <p>&lt;2)</p> <p>и в передаче результатов</p> <p>χ^2,(ζ) в узлы 8.3.1 и 8.3.2 соответственно, с одновременной буферизацией χ·(^1 (ζ) в узле 8.2.1. Осуществляется также базовая операция II, которая состоит в обра-&lt; ботке χ^2,(ζ) в узле 8.2.2 и в передаче в узле 8.3.3 с одновременной буферизацией (ζ) и х&lt;‘&gt; (ζ ) в узел 8.2.2. В такте 12 начинается также базовая операция IV (которая продолжается до такта</p> <p>в передачи результата χ(^(ζ) (который подлежит буферизации в узле 8.1.1) в элемент 8.2.1.</p> <p>10</p> <p>15</p> <p>20</p> <p>25</p> <p>30</p> <p>Такт 14. Выполняется базовая операция I, состоящая в обработке</p> <p>в узле 8.3.1 и в передаче результатов (г) и на</p> <p>первые входы множительных блоков 4.1 и 4.2 соответственно с-одновременной буферизацией χ^)(ζ) в узле 8.3.1. Одновременно на вторые входы множительных блоков 4.1 и 4.2 передаются Н(°* (ζ) и Н^Цг) соответственно, сформированные в блоке 2 разбиения. При этом в случае множительного блока 4.2 (который содержит мультиплексоры 25 и 26)</p> <p>(ζ ) и Η(2’(ζ) передаются на входы его умножителя 24 через мультит. плексоры 25 и 26 соответственно, на управляющие входы которых из третьего выхода распределителя 5 импульсов подан логический 0. Осуществляется также базовая операция II, которая состоит в обработке χΙ2\(ζ) в узле 8.3.2 и в передаче χ^’ (,ζ) на первый вход множительного блока 4.3, на второй вход которого поступает</p> <p>(2) (сформированный в подсистеме</p> <p>35</p> <p>40</p> <p>45</p> <p>50</p> <p>55</p> <p>2 разбиения), с одновременной буферизацией х</p> <p>(71</p> <p>(Ζ, и</p> <p>в узле</p> <p>8.3.2. Кроме этого, в узле 8.3.3 реализуется базовая операция I, заключающаяся в обработке и</p> <p>в передаче χ^β,(ζ) и χ(|°/(ζ) на первые входы множительных блоков 4.4 и 4.5 соответственно, на вторые входы которых поступают Н^181 (г) и Н (г) с одновременной буферизацией х^9,(г) в узле 8.3.3.3атем в течение последующих V тактов множительные блоки 4. | реализуют операцию умножения операндов &lt;&lt;?Й· (г), поступивших на их входы в такте 14, причем результат γ(*1 (ζ). выдается из множительного блока 4.^ в такте (14 +?) = 22 (в дальнейшем для определенности принято ΐ= 8).</p> <p>В такте 14 начинаются также базовая операция IV и базовая операция III (которые продолжаются до такта 15 включительно), причем первая из них состоит в передаче χψ (г) (который буферизовался в узле 8.2.1) в узел</p> <p>,0)</p> <p>(ζ)</p> <p>8.3.1. а вторая - в передаче</p> <p>и х^й’(г) (которые подлежали буфе9 1161954 10</p> <p>ризации в узле 8.2.2) в узлы 8.3.3 (</p> <p>и 8.3.2 соответственно.</p> <p>Такт 15. Выполняются две базовые опера*ции IV, первая из которых .состоит в передаче из узла 5</p> <p>8.3.1 на первый вход множительного блока 4.1 (на второй вход которого поступает ^(ζ), вторая - в передаче χ(19)(ζ) из узла 8.3.3 на первый вход множительного блока 4.4, на 1® второй вход которого поступает Η 11Э) (ζ). Выполняется также базовая операция III, состоящая в передаче</p> <p>χ(/Ι (ζ) и χ^)(ζ) из узла 8.3 »2 на первый вход множительного бло- 15 ка 4.3 (на второй вход которого поступает н/' (ζ)) и третий вход мно-. жительного блока 4.2 (на четвертый вход которого поступает Κ^1β’(ζ)) соответственно. При этом в случае 2® множительного блока 4.2 х^ (г) и</p> <p>(ζ) передаются на входы его умножителя 24 через мультиплексоры 25 и 26 соответственно, на управляющие входы которых с третьего выхода распределителя 5 импульсов подана логическая 1. Затем в течение последующих ΐ- 8 тактов множительные блоки 4 реализуют операцию умножения операндов χ(®*(ζ) и Н^(х), 3®</p> <p>поступивших на их входы в такте 15; причем результаты выдаются</p> <p>из множительного блока 4. / в такте .</p> <p>(15+ΐ) =23.</p> <p>Аналогично формируются остальные 35 результаты ) вплоть до</p> <p>который выдается из множительного блока 4.1 в такте (21 + ΐ:)=29. Все результаты Υ^’ (ζ) с выходов мйожительных блоков 4.) передаются в опе— 40 рационный блок 3, функционированием которого управляет распределитель 6 импульсов, работающий следующим образом.</p> <p>В такте 20 с выхода линии 27 * 45</p> <p>задержки (которая представляет собой регистр сдвига длиной (214+^-4 *</p> <p>= 20 разрядов) поступает сигнал разрешения на вход разрешения счета счетчика 28, который начинает счи- 50 тать тактовые импульсы, поступающие на его счетный вход. Состояния счетчика 28 дешифруются дешифратором 29, причем логическая 1 на т-м выходе последнего формируется тогда,' 55 когда в к младших разрядах счетчика 28 (к=п-то+1) зафиксированы едини? цы. Сигналы,сформированные на выходах дешифратора 29, в течение одного такта запоминаются в буферном регистре 30, содержимое т-го разряда которого передается на первый управляющий вход вычислительных узлов яруса 11.т,а также поступает на вход линии З1.ш задержки, с выхода которой с задержкой на 2 тактов передается на второй управляющий вход вычислительных узлов яруса 11.т операционного блока 3, которая работает следующим образом.</p> <p>Такт 22. На первый и второй входы вычислительного узла 12.3.1 с выходов множительных блоков 4.1 и 4.2</p> <p>'поступают операнды γ(ζ’(ζ ) и γ(θ’(ζ)</p> <p>,соответственно, которые с приходом тактового импульса записываются соответственно в регистры 20 и 22</p> <p>операнда (поскольку на управляющие входы последних с шестого выхода распределителя 6 импульсов подан разрешающий запись уровень логической 1). Аналогично в регистры 20 и 22 операнда вычислительного узла 12.3.3 записываются операнду у (18) (ζ) и Υ(020|(ζ), а в регистр 20 операнда вычислительного узла</p> <p>12.3.2 - операнд γ(£) (*)·</p> <p>Такт 23. В регистры 21 вычислительных узлов 12.3.1 и 12.3.3 записываются операнды Υ^1(ζ) и у1з) (ζ) соответственно, а в регистры 21 и 22 вычислительного узла '12.3.2 - операнды Ύ(^(ζ) и γ(’’(ζ) соответственно (на первые входы указанных регистров с пятого выхода распределителя 6 импульсов подан разрешающий запись уровень логической 1).</p> <p>Такт 24. В течение этого такта в умножителях 23 вычислительных узлов 12.3.1, 12.3.2 и 12.3.3 происходит формирование результатов</p> <p>(2), Υ^&gt; и соответственно, которые с приходом тактового импульса записываются соответственно в регистры 20 и 22 вычислительного узла 12.2.1 и регистр 20 вычислительного узла 12.2.2 (на управляющие входы этих регистров с четвертого выхода распределителя 6 импульсов подан разрешающий запись уровень логической 1). В этом же такте в регистры 20 и 22 вычислительного узла 12.3.1 записываются</p> <p>: операнды Υ(θ’(ζ) и \^(г) соответственно, в регистр 20 вычислительИ 1161954 12</p> <p>ного узла 12.3.2 - операнд</p> <p>а в регистры 20 и 22 вычислительного узла 12.3.3 - операнды Υ^021' (ζ) и У(23,(з) соответственно.</p> <p>Такт 25. В регистр 21 вычисли- 5 тельного узла 12.3.1 записывается операнд Υ^4,(ζ ), в регистры 21 и 22 вычислительного узла 12.3.2 - операнды γ(025,(ζ) и У^Чг) соответственно ,а в регистр 21 вычислитель- 10 ного узла 12.3.3 - операнд Υ(ζζ,(ζλ</p> <p>Такт 26. В течёние этого такта в умножителях 23 вычислительных узлов 12.3.1, 12.3.2 и 12.3.3 происходит формирование результа- 15 тов Υ^* (ζ ), Υ&lt;®&gt;(ζ) и Υ(’1 (ζ) соответственно, которые с приходом тактового импульса записываются соответственно в регистр 21 вычислительного узла 12.2.1 и регистры 21 и 22 20</p> <p>вычислительного узла 12.2.2 (на · управляющие входы этих регистров с третьего выхода распределителя 6 импульса подается разрешающий запись уровень логической 1). В течение 25</p> <p>последующих 2-х тактов в умножителях 23 вычислительных узлов 12.2.1 и 12.2.2 формируются результаты</p> <p>(ζ) и ) соответственно.</p> <p>Кроме того, в такте 26 в регистры 20 зо и 22 вычислительного узла 12.3.1 записываются операнды и</p> <p>у01&gt;(2) соответственно, а в</p> <p>регистр 20 вычислительного узла 12.3.2 - операнд У^1?&gt; (ζ).</p> <p>Такт 27. В регистр 21 вычислительного узла 12.3.1 записывается У^°'(г1,а в регистры 21 и 22 вычислительного узла 12.3.2 - У^Чг) и γ(0γ,(ζ) соответственно. дц</p> <p>Такт 28. В течение этого такта в умножителях 23 вычислительных</p> <p>узлов 12.3.1 и 12.3.2 формируются результаты У13 ’ ( ζ , и Ύ^(ζ/ соответственно, которые с приходом тактового импульса записываются соответственно в регистры 20 и 22 вычислительного узла 12.2.1. С приходом тактового импульса осуществляется также запись результатов Υ^0,(ζ) и (ζ, в регистры 20 .</p> <p>и 22 вычислительного узла 12.1.1 соответственно (на управляющие входы этих регистров с второго выхода распределителя 6 импульсов поступает разрешающий запись уровень логической 1). Кроме этого, в регистры 20 и 22 вычислительного узла 12.3.1 записываются операнды Υ^ζ?(ζ, и</p> <p>у(14) (ζ) соответственно.</p> <p>в 4</p> <p>Такт 29. В регистр 21 вычислительного узла. 12.3.1 записывается операнд уО31 (2).·</p> <p>Такт 30. В умножителе 21 вычислительного узла 12.3.1 формируется результат Υ^Ήζ), который с приходом тактового импульса записывается в регистр 21 вычислительного узла 12.2.1.</p> <p>Такты 31-32. В течение этих тактов в умножителе 23 вычислительного узла 12.2.1 формируется результат У^’(2), который затем записывается в регистр 21 вычислительного узла 12.1.1 (на управляющий вход этого регистра с первого выхода распределителя 6 импульсов подается логическая 1).</p> <p>Такты 33-36. В течение этих тактов на выходе умножителя .23 вычислительного узла 12,1.1 формируется результат (21, коэффициенты которого образуют искомый результат выражения.</p> <p>1161954</p> <p>Фиг.1</p> <p>1161954</p> <p>И?</p> <p>=1=</p> <p>|3; |й.гг1 1».г;1 {</p> <p>ёЕБ</p> <p>13 |ш з| (&gt;аЛ| 1юз,&lt; ι ί</p> <p>- *-!---^—1--4_4_1</p> <p>.Н &amp;кД</p> <p>1161954</p> <p>Фиг.6</p> <p>1161954</p> <p>тл</p> <p>т=-2</p> <p>о 1</p> <p>гГ</p> <p>О</p> <table border="1"> <tr><td> </td><td colspan="2"> 0 1</td><td> 3</td><td> Ц</td></tr> <tr><td> тл</td><td> 2</td><td> 8</td><td> 5</td><td> </td></tr> <tr><td> </td><td> 6</td><td> 7</td><td> </td><td> </td></tr> </table> <table border="1"> <tr><td> 0</td><td> 1</td></tr> <tr><td> 2 .</td><td> </td></tr> </table> <table border="1"> <tr><td> 0</td><td> /</td><td> 3</td><td> Ч</td></tr> <tr><td> 2</td><td> </td><td> 5</td><td> </td></tr> <tr><td> 6</td><td> 7</td><td> </td><td> </td></tr> <tr><td> </td><td> 8</td><td> </td><td> </td></tr> </table> <table border="1"> <tr><td> 0 2</td><td> 1 г</td><td> 3 5</td><td> 4</td><td> 9 11</td><td> 10</td><td> 12 1^</td></tr> <tr><td> 6</td><td> 7</td><td> 24</td><td> 25</td><td> 15</td><td> 16</td><td> </td></tr> <tr><td> </td><td> 8</td><td> </td><td> 26</td><td> </td><td> 17</td><td> </td></tr> <tr><td> 18</td><td> 19</td><td> 21</td><td> 22</td><td> </td><td> </td><td> </td></tr> <tr><td> 20_</td><td> </td><td> 23_</td><td> </td><td> </td><td> </td><td> </td></tr> </table> <p>Фиг.8</p> <p>1161954</p> <p>Фиг. 10</p>

Claims (2)

1. УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЛИНЕЙНОЙ СВЕРТКИ ДВУХ ДИСКРЕТНЫХ ПОСЛЕДОВАТЕГЙэНОСТЕЙ ДЛИНОЙ 2^П, содержащее первый и второй блоки разбиения, каждый из которых состоит из η ярусов узлов выполнения базовых операций, причем информационные входы узлов выполнения базовых операций первого яруса первого и второго блоков разбиения являются соответственно первым и вторым информационными входами устройства, операционный блок, состоящий из η ярусов вычислительных узлов,причем информационный выход вычислительного узла первого яруса операционного блока является информационным выходом устройства, группу множительных блоков, первый распределитель импульсов, га-й выход которого (щ=1,2,...,п) соединен с первыми управляющими входами узлов выполнения базовых операций т-го яруса первого и второго блоков, разбиения, отличающееся тем, что,

   с целью сокращения оборудования, оно

   содержит второй распределитель импульсов, управляющий вход которого является входом запуска устройства^ 2ш-й и (2т-1)-й выходы соединены соответственно с первым и вторым управляющими входами вычислительных узлов т-го яруса операционного блока, (ΐ+1)-й (ί=1,2,...,п-1) ярус первого и второго блоков разбиения и операционного блока содержит 3 Р; /2, Ρ_ί - четное 3 (Р< -1) / 2+ 2, Р, - нечетное

   узлов выполнения базовых операций и вычислительных узлов соответственно, где Р; - количество узлов выполнения базовых операций или вычислительных узлов в ϊ-м ярусе (Р_;=1), группа множительных блоков содержит

   3 Р_п/2 Р_п - четное

   3/Ρ_η-1)/2+2, Р_п - нечетное

   множительных блоков, информационные выходы узлов выполнения базовых операций ί-го яруса первого и второго блоков разбиения соединены с информационными входами узлов выполнения базовых операций (т+1)-го яруса,причем первый и второй информационные выходы узла выполнения базовых операций с нечетным номером ^ί=1,Ρ,) соединены соответственно с информационным входом узла выполнения базовых операций с номером η =3 ( ]-Г)/2+1; а первый и второй информационные выходы узла выполнения базовых операций с четным номером Е+1 соединены соответственно с информационным входом узла выполнения базовых опе5Ц „1161954

   раций с номером К= 3^/2 и вторым информационным входом узла выполнения базовых операций с номером К-1 информационные выходы узлов выполнения базовых операций η-го яруса первого и второго блоков разбиения соединены соответственно: первого блока разбиения с первым и вторым, а второго - с третьим и четвертым входами множительных блоков, причем первый и второй информационные выходы узлов выполнения базовых операций с нечетным номером соединены соответственно; первого блока разбиения - с первыми, а второго блока разбиения - с третьими вводами множительных блоков с номерами 1_ и Ь+1, а первый й второй информационные выходы узла выполнения базовых операций с нечетным номером 3 соединены соответственно: первого блока разбиения - с первым входом множительного блока с номером к и вторым входом множительного блока с номером к-1,а второго блока разбиения - с третьим входом множительного блока с номером К и четвертым входом множительного блока с номером к~1, информационные входы вычислительных узлов ΐ-го яруса операционного блока соединены с информационными выходами вычислительных узлов (ϊ+1)-го яруса, причем первый и второй информационные входы вычислительного узла е нечетным номером соединены соответственно с информационным выходом вычислительного узла с номером 1_ и информационным вькодом вычислительного узла с номером 1_ +1, а первый и второй информационные входы вычислительного узла с четным номером } соединены соответственно с информационным выходом · вычислительного узла с номером к и . выходом вычислительного узла с номером К-1, причем первый и второй информационные входы вычислительного узла с нечетным номером η-го яруса соединены с выходами множительных блоков с номерами I и Ц+1, а вычислительных узлов с четными номерами - с выходами^1, множительных блоков с номерами ки К-1» второй управляющий вход узла выполнения базовых операций О + 1)-го яруса соединен с ί-м. вькодом первого распределителя импульсов, η-й выход которого соединен с входом синхронизации множительных блоков, причем

   1954

   узел выполнения базовьк операций содержит переключатель, сумматор, два регистра сдвига, первый мультиплексор, первый информационный вход которого соединен с первым вькодом переключателя, вькод сумматора соединен с вторым информационным входом первого мультиплексора, информационные входы первого и второго регистров соединены соответственно с вторым вькодом переключателя и. информационным вькодом первого мультиплексора, а информационные выходы первого и второго . регистров сдвига соединены с входами сумматора, информационный выход второго регистра сдвига является первым информационным выходом узла, первый управляющий вход которого соединен с управляющим входом переключателя и управляющим входом первого регистра сдвига,при этом узел с номером ]=ЗЕ+2 (?=0,1,
2. 2,... и /ϊΡ]) содержит второй мультиплексор, первый и второй информационный входы которого являются соответственно первым и вторым информационными входами узла,информационный вькод второго мультиплексора соединен с входбм переключателя, а управляющий вход второго мультиплексора является вторым управляющим входом узла, в остальных узлах вход переключателя является информационным входом узла, кроме этого, узел с четным номером ) содержит третий регистр сдвига, информационный вход которого соединен с информационным вькодом первого регистра сдвига, а информационный вькод третьего регистра сдвига является вторым информационным вькодом узла, в узлах с нечетным номером информационный вькод первого регистра сдвига является вторым информационным вькодом узла, причем вычислительный узел содержит три регистра операндов, умножитель, вькод которого является информационным выходом вычислительного узла, информационные выходы регистров операндов соединены соответственно с входами умножителя, информационные входы первого и второго регистров операндов являются первым информационным входом вычислительного узла, а информационный вход третьего регистра операнда является вторым информационным входом вычислительного

   1161954

   узла, управляющие входы первого и второго регистров операнда являются соответственно первым и вторым управляющими входами вычислительного узла, а управляющий вход третьего

   регистра операнда является первым для узла с нечетным номером и вторым - для узла с четным номером } и управляющим входом вычислительно· го узла.

   1