SU1619254A1 - Скал рный умножитель векторов - Google Patents

Abstract

Изобретение относитс  к цифр о- вой вычислительной технике и может быть использовано при построении машин , работаюпих в алгебре матриц, универсальных машин, а также специализированных вычислительных устройств и систем. Целью изобретени   вл етс  повышение технотогнчности путем создани  однородного устройства, увеличени  разр дности картеж  чисел при незначительном количестве наружных выводов, сокращени  аппаратурных затрат при сохранении высокой производительности устройства. Устройство содержит блок 1 ввода, матрицу 2 вычислительных элементов, блок 3 суммировани , мультиплексор 4, блок 5 синхронизации с соответствующими св з ми. 3 з.п. ф-лы, 17 ил.

Description

a,bp(ap)qK(br1qK((ar)qK)((bt,)qK)K Пр Кор

(+2/8) (-4/8)0.010Х1 . .101x0. .110100+0. .111000 (-8/64)

1.111000 Рез.

1.111000 Рез.

Таким образом г-  строка (,m) матрицы вычислительных элементов позвол ет выполн ть операцию умножени  двоичных чисел в дополнительных кодах с интерпретацией знаковых разр дов как числовых при одной корректирующей операции. Она состоит в прибавлении кода множител , полученного после преобразовани  его в дополнительный , если исходный сомножитель был отрицательный. При этом по структуре блока ввода корректирующий код множител  к моменту коррекции в требуемом виде находитс  во вторых триггерах первого регистра пам ти вычислительных элементов r-й строки матрицы .

В умножителе дл  выполнени  операции умножени  всех пар сомножителей, которые ввод тс  последовательно,

г)

0001-0

0011 -00

1110-100

1101-0100

разр д за разр дом, дл  (п+1)-го разр да требуетс  (п+1) такт (01 и 2), так как частичные произведени  и псевдопроизведени  формируютс  параллельным способом за тот же (п+1) такт, один такт необходим дл  анализа зна- ков сомножителей и установки триггеров , хран щих значени  кода множимого, один такт необходим дл  выполнени  коррекции псевдорезультата. После чего получают двухр дный код результата и переносов. В результате за (п+1+2) такта ( Ј, и Ј2 ) в каждой г-й строке (,га) матриц: формируют частичные произведени  га пар сомножите

лен arbp.

Каждое частичное произведение коммутируют на первый вход сумматора каждого вычислительного элемента из пер- jBpro регистра пам ти через первый

коммутатор. Одновременно через второй и третий коммутаторы поступает двухр дный код значений переноса и результата на второй и третий входы сумматора . Он поступает с выходов триггеров четвертого и п того регистров пам ти предыдущей (г-1)-й (,га) строки матрицы.Каждый из п ти регистров ПаМЯТИ СОСТОИТ ИЗ ДВУХ ТрИГГерОВ, JQ

причем первые три регистра наход тс  на входе сумматора (по числу входов его), а четвертый и п тый - на входе сумматора по числу выходов его. В нечетных триггерах регистров пам ти 3-х 5 (, (n+k+1)) вычислительных элементов хран тс  частичные произведени , формируемые кодом (а,) множимого (первый регистр пам ти), а также значени  переноса и результата, которые вырабатывает множимое в предыдущей (г-1)-й (, m) строке. С этой целью используют второй и третий регистры пам ти на входе сумматора и четвертый

5

с п тым регистры на выходе сумматора В четных триггерах регистров пам ти (, та) вычислительных элемент тов хран тс  частичные произведени , формируемые кодом (Ь,,) множител  (первый регистр пам ти),.а также значени  переноса и результата, которые вырабатываютс  на предыдущей строке кодом множител . С этой целью те же регистры наход тс  на входе и выходе сумматора. Раздельна  тактировка дву- ,с м  фазами позвол ет сэкономить аппаратуру сумматоров. При этом в нечетные триггеры первых трех регистров пам ти r-й строки, в которые.в свою очередь они были записаны из нечетных 40 триггеров четвертого и п того регистров пам ти (г-1)-й строки на такте с/ , переписывают значени  переноса

вый 55 и третий 57 соответственно информационный вход (S-M)-ro (, (n+k+1) и (S-го, , (n+k+1)) вычислительного элемента r-й строки матрицы вычислительных элементов.

Аналогично значение переноса (результата которое получено в S-м (, (п-1)) и (, п) соответственно вычислительном элементе в качестве частичного произведени  ( ) информативно кодом множител  в (г-1)-й (,m) строке матрицы с второго 60 и четвертого 62 соответственно информационного выхода вычислительного элемента 7, поступает на второй 56 и четвертый 58 соответственно информацией11 ВХ°Д (S+1), (,п) и S-ro (,n) соответственно вычислительного элемента r-й строки матрицы вычислительных элементов.

Такое построение вычислительных элементов в скал рном умножителе при двухфазной тактировке в устройстве позвол ет сэкономить на сумматорах, одни и те же комбинационные трехвхо- довые сумматоры с коммутацией на вхо - де и двухразр дными регистрами на их входе и выходе используют вначале дл  од суммировани  одной, старшей, части частичного произведени , сформированной от кода множимого, а затем дл  суммировани  другой, младшей части

20

его, сформированной кодом множител .

В S-x (S n+k+1) вычислительных элементах, начина  с , формируют значени  переносов и результата суммировани  только от кода множимого. Частичное произведение от кода множимого на k (k log2m) больше, чем от кода множител . Это св зано в основном с организацией накоплени  сумм га пар сомножителей. Увеличение разр дной сетки происходит автоматически

и результата произведени  предыдущей

1} , В чет-AS B кажД°й строке скал рного умножител , ные триггеры регистров пам ти COOT- B матрицу оба сомножител  поступают

пары сомножителей на такте t.

одинаковой значности - (п+1)-й разр д , где п - число информационных разр дов, и один дополнительный знаковый разр д числа, представл емого в дополнительном коде.

ветствующие значени  записывают наобоЛ

с , а в четверрот - в первые три на тый и п тый на .

Значение переноса (результат), которое получено в (, (n+k)) или (, (n+k+1)) соответственно вычислительном элементе в качестве частичного произведени  (а., bp. f ) кода множител  и множимого соответст50

55

венно (г-1)-й (,га) строки матрицы с первого 59 и третьего 61 соответственно информационного выхода вычислительного элемента 7, поступает на пер JQ

5

5

, с 40 925412

вый 55 и третий 57 соответственно информационный вход (S-M)-ro (, (n+k+1) и (S-го, , (n+k+1)) вычислительного элемента r-й строки матрицы вычислительных элементов.

Аналогично значение переноса (результата которое получено в S-м (, (п-1)) и (, п) соответственно вычислительном элементе в качестве частичного произведени  ( ) информативно кодом множител  в (г-1)-й (,m) строке матрицы с второго 60 и четвертого 62 соответственно информационного выхода вычислительного элемента 7, поступает на второй 56 и четвертый 58 соответственно информацией11 ВХ°Д (S+1), (,п) и S-ro (,n) соответственно вычислительного элемента r-й строки матрицы вычислительных элементов.

Такое построение вычислительных элементов в скал рном умножителе при двухфазной тактировке в устройстве позвол ет сэкономить на сумматорах, одни и те же комбинационные трехвхо- довые сумматоры с коммутацией на вхо - де и двухразр дными регистрами на их входе и выходе используют вначале дл  од суммировани  одной, старшей, части частичного произведени , сформированной от кода множимого, а затем дл  суммировани  другой, младшей части

20

его, сформированной кодом множител .

В S-x (S n+k+1) вычислительных элементах, начина  с , формируют значени  переносов и результата суммировани  только от кода множимого. Частичное произведение от кода множимого на k (k log2m) больше, чем от кода множител . Это св зано в основном с организацией накоплени  сумм га пар сомножителей. Увеличение разр дной сетки происходит автоматически

B кажД°й строке скал рного умножител , B матрицу оба сомножител  поступают

одинаковой значности - (п+1)-й разр д , где п - число информационных разр дов, и один дополнительный знаковый разр д числа, представл емого в дополнительном коде.

Регистр сдвига, организованный первыми триггерами первых регистров пам ти 3-х (, (n+k+1)) вычислительных элементов r-й (,m) строки, по установочному 54 входу устанавливают в 1 или О в начале умножени . В процессе ввода новых текущих значений кода множимого в младшие разр ды старшие разр ды естественно остаютс  в состо нии нх начальной установки. Это происходит в вычислительных элементах, начина  с первого до (п+1)-го, т.е. до момента, когда они будут заменены соответствующим разр дом множимого, сдвинутым из блока 1 ввода. Но k старших разр дов остаютс  в состо нии начальной установки. Это соответствует , правилу умножени  чисел в дополнительном коде, когда старшие разр ды частичного произведени  заполн ют по правилу арифметического сдвига.

Операцию умножени  чисел а, и br в r-й строке выполн ют следующим образом .

Ввод т знаковый С06 разр д кода множител  аг и на тактовом импульсе /u его значение запоминаетс  в тригге ре узла управлени  блока ввода. На тактовом импульсе ввод т знаковый разр д COft- Пр мой и инверсный выходы триггера узла управлени  блока ввода управл ют коммутацией знакового раз- р да (Од (а затем и информационных разр дов) кода множимого через первый элемент 2И-2И-2ИЛИ в пр мом или обратном коде на первый вход S-го () вычислительного элемента. Но знаковый разр д СОд с помощью узла установки регистра блока ввода по его выходу 41 устанавливает в 1 или О все первые триггеры первых регистров пам ти вычислительных элементов г-и строки. Поскольку при умножении COg 0 всегда (по алгоритму), то установка в 1 или О первых триггеров первых рё гк- стров пам ти S-x (, (n+k+1)) вычислительных элементов r-й строки ( равносильно тому, что на первом тактовом импульсе Ј( и осуществлен ввод знаковых разр дов кодов сомножителей в (k+D-й разр д. Дальнейшей обработке подлежат оставшиес  n информационных разр дов кодов сомножителей .

Положим дл  определенности, что г строка скал рного умножител  обрабатывает два сомножител  ар и Ьр, ко торые вз ты из примера, приведенного выше

(+2/8)(-4/8)0.. .101 0..110100+0..111000(-8/64

На первом тактовом импульсе J, триггер узла управлени  блока ввода устанавливают в 1 с дальнейшим преобразованием в дополнительный код, т.е, (Ь), а ар - в обратный, т.е. а

,

C0fl 1 с

следующим образом. На установочного выхода 41 блока ввода потенциал уровн  единичного сигнала устанавливает в 1 все первые триггеры первых регистров пам ти S-x (, (n+k+1)) вычислительных элементов г-и (,и) строки, что соответствует (n, n+k+О) разр дам частичного произведени  (включа  знаковый).

и

На втором тактовом импульсе с-, LI через блок ввода в первый и

5

0

5 п .

35

45

0

5

второй триггеры первого регистра пам ти записывают значени  младгаего зар да множителей (Ьг) равное О, в дополнительном коде и старший разр д множимого, равный 1 в обратном коде , сомножителей Ьг и а,,. На четвертом управл ющем входе вычислительных элементов установлен высокий потенциал единичного уровн . Он разрешает коммутацию значений вторых триггеров первых регистров пам ти S-x (, (n-1)) вычислит an ьных элементов на входы сумматоров, значени  результата и переноса с которых на тактовом сигнале г запишутс  во вторые триггеры четвертого и п того регистров пам ти. Единичные значени  первых триггеров первых: регистров пам ти S-x (S 1, (n+k+1)) вычислитапьных элементов не скоммутируют в сумматор. Учитыва , что нет совпадени  текущих разр дов, в сумматор S-ro () вычислительного элемента через первый коммутатор поступит О. В результате в первые триггеры четвертого и п того регистров пам ти на тактовом сигнале Ј, запишутс  нули. При этом по второму и третьему входам сумматора с предыдущей (г-1)-й строки вычислительных элементов поступают нули. Это равносильно старшей части частичного произведени  ВИДЗ 0000. В итоге полное частичное произведение равно 0000000.

На третьем тактовом импульсе 6, и (/ ввод т аналогичные значени  информационных разр дов кодов сомножителей . Второе частичное произведение будет также аналогично 00000000.

На четвертом тактовом импульсе Ј( и Ј2 ввод т третий информационный (со стороны младших) разр д множител , равный 1, и третий информационный (со стороны старших) разр д множимого, равный О. На четвертом и третьем управл ющих входах устанаапивают потенциал нулевого и единичного соответственно уровн , т.е. во вторые триггеры четвертого и п того регистА

пульсе (/„

г.

ров пам ти пишут нули 000

(частичное произведение, формируемое кодом множител } и 1110 (частичное произведение, формируемое кодом множимого)s а также 0 в S-м () вычислительном элементе, что дает

а в итоге на таковом им- и (,, во вторые и первые ,трпггеры четвертого и п того регист- ров пам ти запишут очередное частичное произведение вида 1110000.

На п том тактовом импульсе и о ввод т четвертый информационный (со стороны младших) разр д множител  равный 0 % это знаковый разр д множител  и по алгоритму он всегда равен О, и четвертый информационный (со стороны старших) разр д множимого, равный 1. Потенциалы на четвертом и третьем управл ющих входах равны соответственно 1 и О1, поэтому код 0100 множител , сдвинутый во вторые триггеры первых регистров пам ти за предыдущее такты, скоммутируют в сумматор и далее запишут во вторые триггеры четвертого и п того регистров пам ти. Код 1101 с выходов первых триггеров первых регистров пам ти в сумматоры вычислительных элементов не коммутируют. В результате п того такта будет сформировано частичное произведение вида 0000100.

На шестом тактовом импульсе с,, и из блока синхронизации поступает импульс УЗ длительностью Ј t,, + k2. При этом с первого 39 и второго 40 управл ющих выходов блока 1 ввода по- .ступают сигналы управлени , которые независимо от значений первого и вто- рого триггеров первого регистра пам ти S-го () вычислительного элемента строки установит на третьем и четвертом управл ющих входах S-x (, (rHk+1)) и (,n) соответственно потенциалы низкого и высокого уровн , что означает запрет ввода кода множимого и разрешение коммутации корректи рующего кода множител  (Кор.А) и (Кор. В) соответственно. Это равно- сильно новому частичному произведению 0000100.

Легко проверить, что суммирование частичных произведений, полученных выше, дает правильный результат

0.000000 ЧПэн.

0.000000 ЧП 1

1.110000 ЧЛ 2

0

5

Q

5 0

5 0 5 0

0.00010) ЧП 3

0.000100 Кор.

1.111000 Рез.

На четвертом тактовом импульсе Ј, и в первый и второй триггеры первого регистра пам ти коммутируют третий разр д со стороны младших разр дов кода множител , равный 1 и третий разр д кода множимого со стороны старших, который равен О. Первоначально (до подачи б, ) оба триггера (основной и дополнительный) в регистре наход тс  соответственно в состо нии 11 и 00. После тактового импульса Ј, их состо ние изменитс  с учетом входных значений на 11 и 10, а после /2 - на 01 и 01 соответственно. И лишь на инверсном значении синхроимпульса оба (основной и дополнительный) триггера будут в состо нии 00 и 11. Отсюда видно, что синхронизаци  реализации конъюнкции на входах первого коммутатора S-ro () вычислительного элемента строки с выходов первого и второго триггеров первого регистра пам ти возможна, если использовать выходы только основного и дополнительного триггеров. В противном случае ошибки неизбежны. Анализ потакт- ной работы устройства показывает, что операци  умножени  выполн етс  за врем  (n-H) тактов, где п - информационных разр дов, один знаковый. Это следует из того, что по методу умножени  знаковые разр да обрабатывают аналогично информационным за (п-Н) - и такт. Кроме этого требуетс  один такт дл  установки разр дов множимого по его знаку, а также один такт дл  выполнени  коррекции.

При организации параллельной загрузки матрицы все одинаковые разр ды чисел векторов скал рного умножител  формируют частичные произведени  одинаковой значности и в целом за п+3 такта они будут сформированы во всех строках устройства. Это означает наличие значений результата и переноса во всех (n+k+1) вычислительных элементах , т.е. в (2n+k-H) разр де двухр дного хода произведени . Дл  получени  однор дного кода результата с распространенными переносами выполн ют m тактов (), в течение которых переносы из первой строки передают в m-ю. Отсюда видно, что врем  Tj загрузки и очистки матрицы от перекосов,

1716

вычислительных элеменвозникающих в тах, равно

1((п+3)+тп)Ј(2п+3)с при .

При организации работы матрицы волной вычислительный элемент г-й строки загружаетс , а затем и выгружаетс  (освобождаетс  от переносов) на один такт ( С, и ) ань ие, чем в (г+1)-й строке матрицы. При гп() за врем  Ц(п+5)1/ полной загрузки первой строки в последнюю строку поступает первый разр д частичного произведени  сомножителей   .и Ъ,„. Еще через t- (n+3) С значени  переносов и результата суммировани  в первой строке поступают в m-ю () строку Отсюда следует, что через t(n4-3)

такта от начала загрузки матрицы ска- 20 матора на чет ертый вход 70 (S+l)-ro

л рного умножител  компонентами текущего вектора ее первую строку можно загружать компонентами следующего гек- тора. Организаци  загрузки волной дает при массовой загрузке векторами экономию во времени на (n+З) такта по сравнению с параллельной загрузкой 0 матрицы.

Лвухр дный код, полученный в матрице , с информационных выходов последнейзо лительных элементов, а в третий по m-й строки обрабатывают в блоке сумми- входу 69 - значение переноса с выхода рованй  следующим образом.

71 сумматоров второго  руса () вы числительного элемента. Значение ре- |3ультата и переноса в S/-M (S (n+1 ( 2n+k+1) и S(n+1), (2n+k) соответственно ) сумматоре первого  руса на тактовом импульсе б1, записьшают в триггеры второго  руса: в первый S-го сумматора, во второй (S +1)-го по шинам св зи с второго выхода 72 S-ro сумматора на четвертый вход 38 (S + +1)-го сумматора соответственно, в третий переписывают значение триггера результата s -ro разр дного сумматора .

3

4

Первый и четвертый информационные выходы S-x (, (n+k+1)) вычислительных элементов r-й () строки соеди- нены с входами S -тс (S 1, (2n+k+1)) соответствующих сумматоров 8 блока суммировани  так, что второй и чет- вертый,информационные выходы S-x (. ,гГ) вычислительных элементов подключены к, первым и вторым входам S -x (Sr ) сумматоров 8 блока суммировани  св з ми 60-62 и 62-68, а первый и тре- тий информационные выходы S-x (, (n+k+1)) вычислительных элементов под- ключ вторым входам s -x (S (n+1), (2n+k+O) сумматоров 8 блока суммировани  св з ми 27-35 и 61-68. Каждому разр ду двухр дного кода частичных произведений, которые накоплены построчным суммированием r-х частичных произведений в (n+k+1)-м вычислительном элементе каждой r-й (,m) строки матрицы, соответствует свой сумматор уже в (2n+k+1)-M разр дном сумматоре 8 блока 3 суммировани ,

Сумматор 8 блока суммировани  работает следующим образом.

5

5

S

На такте 0, в первый и второй триггеры первого чруса s -x (,n) вычислительных элементов по первому 67 и второму 68 входам сумматоров за- пнсьпзают значени  двухр дного кода из m-й строки матрицы вычислительных элементов, а в третий по входу 69 - значение переноса с выхода 71 комбинационного сумматора второго  руса (S -1)-го вычислительного элемента значение результата и переноса, кото- ро е выработано в S-м (S 1,n и S 1,(п-1) соответственно) комбинационном сумматоре первого  руса на тактовом сигнале записьшают в триггеры второго  руса: в первый S- го сумматора, во второй (S -И)-го по гаи нам св зи с второго 72 с S-ro выхода S-ro сумсумматора соответственно, в третий переписывают значение триггера результата S-ro сумматора.

На такте о% в первый и второй

триггеры первого  руса S -x (s (n+1), (2n+k+1)) вычислительных элементов по первому 67 и второму 68 входам сумматоров записывают значение двухр дного кода из m строки матрицы вычисо лительных элементов, а в третий по входу 69 - значение переноса с выхода

5

71 сумматоров второго  руса () вычислительного элемента. Значение ре- |3ультата и переноса в S/-M (S (n+1), (2n+k+1) и S(n+1), (2n+k) соответственно ) сумматоре первого  руса на тактовом импульсе б1, записьшают в триггеры второго  руса: в первый S-го сумматора, во второй (S +1)-го по шинам св зи с второго выхода 72 S-ro сумматора на четвертый вход 38 (S + +1)-го сумматора соответственно, в третий переписывают значение триггера результата s -ro разр дного сумматора .

Предлагаема  структура блока суммировани  и его св зей в два раза ускор ет передачу переносов из первого разр да блока суммировани  в (2п+ Нс-Н) сумматор, так как сложение производ т одновременно во всех младших (1+п) и старших (n+1)-(2n+k+1) сумматорах на каждом втором сигнале.i Врем  t, передачи переносов из младшего в старши; ; (2n+k+1)-ft разр д рав- (2n+k+1)

-32

л рного произведени  двух векторов А и Б размерности равно T tf+teL+ts

но t.

А общее врем  Т ска19 , 1619254

(3/n+1)+2+k/2)f, где ,,m. При организации загрузки матрицы вычислительных элементов волной компоненты нового вектора скал рного произведени  можно вводить через (n+3+k/2) актов. При большой значности представл емых чисел и размерности вычисл емой матрицы при результирующем суммировании двухр дного кода иногда пре- д небрегают младшими К разр дами и округление накопленной суммы начинают с (k+1) разр да. При этом врем  t передачи переносов сокращаетс  с

20

При умножении матриц большой размерности целесообразно использовать и младшие разр ды, т.е. все (2n+k+1) разр дов результата. При этом в мультиплексоре 4 могут быть добавлены К информационных и соответствующих им адресных входов.

Введение блока преобразовани  кода, узла установки регистра узла управлени , которые объединены в блок ввода

ts

дл  каждой строки матрицы вычислительных элементов обеспечивает реализацию алгоритма умножени  чисел, представ (2rn-kH):2 до t3(2n+1) :2 (n+1) так- ленных дополнительным кодом. Если

числа сомножители представлены в скатов , врем  вычислени  скал рного про

изведени  до ,,+t (3n+6) А

л рный умножитель в виде, удобном дл  3(п+2)/о. а загрузку компонент векто- умножени , т.е. множитель положитель

ров следующего скал рного произведени  можно, начинать при организации загрузки матрицы волной через (п+3) такта.

Если описанного скруглени  с (k-H)-ro разр да не производить, то при параллельной загрузке матрицы компоненты векторов следующего скал рного произведени  можно вводить через (2n+k/2) тактов, а при загрузке волной через (n+k/2+3/2) тактов, когда .

Ускорение загрузки до (п-М)-го такта возможно за счет сквозного параллельного переноса по всей разр дной сетке блока суммировани  путем группового параллельного-переноса при разбивке разр дной сетки блока суммировани  на группы.

Результат обработки в блоке 3 суммировани  двухразр дного кода фиксируют на третьих 73 выходах (2n+k+1) разр дного сумматора. Он равен результату скал рного умножени  двух векторов , где произведение и кажда  из компонент его представлены (n-И) разр дным числом в дополнительном коде.

Выходы 73 старших (2п+1) разр дов блока суммировани  подключены к (2п+1 информационному входу мультиплексора 4, адресные входы которых соответственно подключены к (2п+1) выходу - блока 5 управлени . Поэтому при развертке адресов мультиплексора с его выхода последовательно разр д за разр дом вывод т значени  результата суммировани  в различных вариантах, тре

буемых по алгоритму - все (2п+1) разр д , начина  со старшего,,младшего или знакового, только старшие (п+1) разр д

и т.д.

4

20

При умножении матриц большой размерности целесообразно использовать и младшие разр ды, т.е. все (2n+k+1) разр дов результата. При этом в мультиплексоре 4 могут быть добавлены К информационных и соответствующих им адресных входов.

Введение блока преобразовани  кода узла установки регистра узла управлени , которые объединены в блок ввода

дл  каждой строки матрицы вычислительных элементов обеспечивает реализацию алгоритма умножени  чисел, представный , а множимое в обратном или даже в дополнительном коде с учетом преобразовани  кода множител , то блок преобразовани  кода можно исключить, а узел управлени  упрощаетс . При отсутствии коррекции отпадает надобность и в схемах 2И и 2ИЛИ на входе первого вычислительного элемента каждой строки . Выходы обоих триггеров первого регистра пам ти следует заводить непосредственно на входы конъюкции первого коммутатора.

5

0

5

Триггеры IK-типа могут быть заменены на другие, но при этом необходимо использовать некоторые логические элементы на входе. Возможна реализаци  элементов блока ввода в другом базисе . Это замечание справедливо и к построению других узлов и блоков устройства .

В устройстве предусмотрены К старших разр дов дл  выполнени  операции накоплени  чисел (произведений пар сомножителей) однако если сомножители нормализованы таким образом, что 5 учтено возможное переполнение заранее, то устройство можно сделать на К р дов меньше.

Генератор тактовых импульсов работает следующим образом. I

Включение питани  автоматически вызывает автоколебательный процесс в мультивибраторе, собранном на первых двух элементах 2И-НЕ, с их выходов 73 и 80 получают тактовые сигналы 1 и 2 (фиг. 10). Частота колебаний определ етс  врем задающей RC-цепочкой. Третий и четвертый элемент 2И-НЕ вырабатывают противофазные импульсы 1

и 2, которые снимают с выходов 81 и 28.

Выработка сигналов управлени  У1, У2, УЗ узлом 10 управлени  коррекцией обеспечивает выполнение операции умножени  чисел в дополнительном коде и коррекцию (по знаку множимого) в конце операции. Временна  диаграмма (фиг. 11) определ ет временную последовательность управл юпдих сигналов и их прив зку к тактовым импульсам.

Claims (4)

1. Скал рный умножитель векторов, содержащий блок ввода, матрицу вычислительных элементов, блок суммировани , содержащий 2n+k+1 сумматоров, мультиплексор на Лп+1, информационный вход (п+1 - число информационных разр дов сомножителей, включа  один знаковый ) и блок синхр о ни з ации, причем выход S-го (S(k+1), (лп+k+O) сумматора блока суммировани  подключен соответственно к S-му (, (2п+О) информационному входу мультиплексора, выход которого подключен к выходу устройства , отличающийс  тем что, с целью повышени  технологичное- ти за счет создани  однородного устройства , увеличени  разр дности кортежа чисел при незначительном количестве наружных выводов, сокращени  аппаратурных затрат при сохранении высо кой производительности устройства, блок ввода состоит из -га элементов ввода, матрица вычислительных элементов состоит из m строк вычислительных элементов, в каждой из которых имеет- с  n+k+1 вычислительных элементов (k log2m), блок суммировани  состоит из (2r+k+1)-ro разр дного сумматора, причем в каждом r-м (,т) элементе ввода информационный вход подключен к г-му (,т) информационному входу устройства, а первый, второй и третий управл ющие входы подключены к соответствующим выходам блока синхронизации , в S-x ( Т вычислительных эле- ментах первый и второй входы соединены соответственно с первым и вторым выходами r-го элемента ввода, в S-x (,n) вычислительных элементах - соответственно с первым и вторым вы

ходами (S-1)-ro вычислительного элемента , в S-x (S(n+1), (n+k-H)) вычислительных элементах первый вход

to

15

0 25 30 40 45 0

5

S-ro вычислительного элемента соединен с первым выхо;;ом (S-1)-ro, установочные входы все;: рычислительных элементов г-и ( ,m) строки подключены к установочному выходу т-го (г 1,га) элемента ввода; второй и четвертый информационные выходы S-го () .вычислительного элемента r-й (, (т-Т)) строки соединены соответственно с вторым информационным входом (S-1)-ro и четвертым информационным входом S-го вычислительного элемента (г+1)-й строки, первый информацион- ный выход S-го (, (n+k)) вычисли- тельного элемента г-и ((m+1)) строки соединен с первым информационным входом (S+1)-ro вычислительного элемента (г+1)-й строки, а третий выход S-го ( (n+k+1)) внчисли- тельного элемента г-и (, (m-1)) строки - с третьим информационным входом S-го вычислительного элемента (г-М)-й ( (m-1}) строки; во всех вычислительных элементах матрицы первый , второй, третий и четвертый тактовые входы соединены соответственно с первым, вторым, третьим и четвертым выходами блока синхронизации; первый и второй управл ющие входы S-x () вычислительных элементов r-й (,го) строки подключены соответственно к первому и второму управл ющим выходам

r-го (, п) элемента ввода, в г-й (,m) строке третий управл ющий вход S-x (, (m+k+0) вычислительных элементов подключен к третьему управл ющему входу S-го () вычислительного элемента, а четвертый управл ющий вход S-x (,п) вычислительных элементов - к четвертому управл ющему входу S-го () вычислительного элемента; первый, второй, третий и четвертый тактовые входы элементов ввода подключены к соответствующим выходам блока синхронизации, второй и четвертый информационные выходы S-го (,n) вычислительного элемента га-й строки матрицы соединены соответственно с первым входом S-ro (S n-S+2) сумматора и с вторым входом s -ro (s n-S+1) сумматора блока суммировани , а первый и третий инфор- мационные выходы S-го (, (n+k)) и , (n+k+1) вычислительного элемента го-й строки матрицы соединены соответственно с первым входом S-ro (S n+S+t)сумматора и с вторым входом S -го () сумматора блока суммировани , первый и второй выходы s -ro ( Cn-1)), (S (n+1), (2nn-k)) сумматора блока суммировани  соединены соответственно с третьим и четвертым входами (s +1)-ro сумматора , а первый и второй выходы S -го

элемента ввода состоит из 1К-тригге- ра, двух элементов 2И-/-ИЛИ и двух элементов НЕ, информационные входы первого и второго элементов 2И первого элемента 2И-2ИЛИ подключены к первому выходу узла ввода непосредственно и через элемент НЕ соответственно, а управл ющие входы - к четвертому

() -с четвертым и третьим входамиJ..r,..,

( сумматора соответственно, тре-j и третьему выходам узла управлени 

-.-„.у. .... /ч .. / 1 .4 ч/ о . ч . , л Ч

гай выход S -го (S (k+1), (2n+k+1)) сумматора блока суммировани  подключен к .3-му (., (2ii+T)J информационному входу мультиплексора; первый

элемента ввода; выход первого элемента 2И-2ИЛИ подключен к первому выходу элемента ввода и узла преобразовани  кода, 1-вход триггера соединен с треи второй тактовые входы S -x (,n) jr тьим выходом узла управлени , К-вход сумматоров подключены соответственно к первому ч второму выходам |блока си.н уропизацин, a S;-го (s (n+1), (2n+k+ -Р) наоборот - соответственно к второму и первому выходам блока синхронизации .

2. Умножитель по п. 1, о т л и - ч а ю щ и и с   тем, что г-и () зпемент ввода состоит из узла ввода, узла управлени , узла преобразовани  кода и узла установки регистра; узел ввода состоит из двух элементов 2И, информационный вход г-го () элемента ввода соединен с входом узла

ввода и с информационными входами из элемента 2И, первый вход которого

35

вого и второго элементов 2ИЭ тактовые входы которых соединены с третьим и четвертым тактовыми входами элемента ввода, выходы первого и второго элементов 2И подключены соответственно к первому и второму выходам узла ввода; узел управлени  r-го элемента ввода состоит из элементов 2И-НЕ, ЗИ и ТК-триггера, 1-вход, которого соединен с первым тактовым входом элемента Q

ввода, вход синхронизации триггера соединен с вторым выходом узла ввода, К-вход - с первым управл ющим входом элемента ввода, инверсный выход триг-

соединен с вторым управл ющим входом элемента ввода, второй вход - с первым выходом узла преобразовани  кода и элемента ввода, а выход элемента 2И - с установочным выходом элемента ввода и узла управлени  регистром.

3. Умножитель по п. 1, отличающийс  тем, что вычислитель ный элемент матрицы состоит из трех- входового комбинационного сумматора, п ти регистров пам ти, трех коммутато ров, а S-й вычислительный элемент пер вого столбца () r-й (,m) строки дополнительно имеет элементы 2И и

гера соединен с четвертым выходом уз- -с 2ИЛИ, при этом первый и второй вход

ла управлени , а пр мой - с третьим выходом узла управлени  и с первым входом элемента ЗИ, второй вход которого соединен с четвертым тактовым входом элемента ввода, третий вход элемента ЗИ соединен с первым управл ющим входом элемента 2И-НЕ, с третьим управл ющим входом элемента ввода второй вход элемента 2И-НЕ соединен с третьим тактовым входом элемента ввода, выходы элементов 2И-НЕ и ЗИ  вл ютс  первым и вторым выходами узла управлени  и элемента ввода соответственно , узел преобразовани  кода

50

55

вычислительного элемента подключены соответственно к входам первого и вто рого триггеров первого регистра пам ти , выходы которых соединены соответственно с первым и вторым выходами вычислительного элемента, первый и третий информационные входы вычислительного элемента подключены к входам первых триггеров соответственно второго и третьего регистров пам ти, а второй и четвертый информационные вхо ды вычислительного элемента подключены соответственно к входам вторых . триггеров второго и третьего регистро

элемента ввода состоит из 1К-тригге- ра, двух элементов 2И-/-ИЛИ и двух элементов НЕ, информационные входы первого и второго элементов 2И первого элемента 2И-2ИЛИ подключены к первому выходу узла ввода непосредственно и через элемент НЕ соответственно, а управл ющие входы - к четвертому

J..r,..,

элемента ввода; выход первого элемента 2И-2ИЛИ подключен к первому выходу элемента ввода и узла преобразовани  кода, 1-вход триггера соединен с третьим выходом узла управлени , К-вход 0

5

с входом логического нул  устройства, вход синхронизации триггера с вторым выходом узла ввода и с информационным входом первого и второго элементов 2И второго элемента 2И-2ИЛИ соответственно через второй элемент НЕ и непосредственно, управл ющие входы первого и второго элементов 2И второго элемента 2И-2ИЛИ подключены к пр мому и инверсному выходам триггера соответственно, выход второго элемента 2И-2ИЛИ соединен с вторым выходом элемента ввода и узлом преобразовани  кода, узел установки регистра состоит

5

Q

соединен с вторым управл ющим входом элемента ввода, второй вход - с первым выходом узла преобразовани  кода и элемента ввода, а выход элемента 2И - с установочным выходом элемента ввода и узла управлени  регистром.

3. Умножитель по п. 1, отличающийс  тем, что вычислительный элемент матрицы состоит из трех- входового комбинационного сумматора, п ти регистров пам ти, трех коммутаторов , а S-й вычислительный элемент первого столбца () r-й (,m) строки дополнительно имеет элементы 2И и

0

5

вычислительного элемента подключены соответственно к входам первого и второго триггеров первого регистра пам ти , выходы которых соединены соответственно с первым и вторым выходами вычислительного элемента, первый и третий информационные входы вычислительного элемента подключены к входам первых триггеров соответственно второго и третьего регистров пам ти, а второй и четвертый информационные входы вычислительного элемента подключены соответственно к входам вторых . триггеров второго и третьего регистров

20

25

ам ти; выходы первых триггеров втоого и третьего регистров пам ти соеинены соответственно с первыми инормационными входами второго и реть- его коммутаторов, вьрсоды вторых тпиг- геров второго и третьего регистров па ти - соответственно с вторыми информационными входами второго и третьего коммутаторов, первые управл ющие вхо- д ды второго и третьего коммутаторов соединены с четвертым тактовым входом, а вторые управл ющие входы - с третьм тактовым входом вычислительного элемента, первый, второй и третий вхо- ы комбинационного сумматора соответственно соединены с выходами первого, второго и третьего коммутаторов, выход переноса комбинационного сумматора соединен с входами обоих триггеров четвертого регистра пам ти, выход резуль тата комбинационного сумматора - с входами обоих триггеров п того регистра пам ти, выходы первого и второго триггеров четвертого регистра пам ти соответственно соединены с первым и вторым информационными выходами вычислительного элемента, а выходы первого и второго триггеров п того регистра пам ти - с третьим и четвертым п информационными выходами вычислительного элемента, в 3-х ( (n+k+D)

вычислительных элементах третий управл ющий вход элемента соединен с первым управл ющим входом первого коммутатора , в 3-х (, п.) вычислительных элементах четвертый управл ющий вход элемента соединен с вторым управл ющим входом первого коммутатора, в S-x () вычислительных элементах r-й (,та) строки выходы первого и второго триггеров первого регистра пам ти соединены с первыми входами элементов 2ИЛИ и 2И соответственно, в 3-х вычислительных элементах (, (n+k+1)) выход первого триггера соединен с первым информационным входом первого коммутатора, в 3-х вычислп- тельных элементах ((n+k+1)) выход

35

40

45

второго триггера первого регистра пам ти соединен с вторым информационным входом первого коммутатора, в S-x (,п) вторые входы элементов.2И и 2ИЛИ соединены соответственно с первым и вторым управл ющими входами

0

5

д

п

5

0

5

0

5

вычислительного элемента, а выходы элементов 2И--ШЛИ подключены к входам первого коммутатора, первый вход элемента 2ИЛИ соединен с выходом основного триггера первого регистра пам ти , а первый вход элемента 2И соединен с выходом дополнительного триггера . первого регистра пам ти, входы синхронизации у нечетных и четных триггеров каждого из трех первых регистров пам ти вычислительного элемента подключены соответственно к второму и первому тактовым входам, а в четвертом и п том регистрах пам ти у четных и нечетных триггеров - к второму и первому тактовым входам соответственно.

4. З множитель по п 1, о т л и. - ч а ю щ и и с   тем, что 3-й (, (2n+k+1)) сумматор блока суммировани  из двух комбинационных сумматоров первого и второго  руса, трех триггеров первого  руса, трех триггеров второго  руса и триггера результата, причем первый, второй и третий входы сумматора подключены к входам соответствующих первого, второго k третьего триггеров первого  руса, а выходы этих триггеров - соответственно к первому , второму и третьему входам ком- бинационного сумматора первого  руса, выход переноса которого соединен с вторым выходом сумматора, а выход результата - с входом второго триггера второго  руса, выход которого соединен с вторым входом комбинационного сумматора второго  руса, егопервьй и третий входы подключены к выходам соответствующих первого и третьего триггеров второго  руса, вхо- ды которых соединены соответственно с четвертым входом сумматора и выходом триггера результата; вход триггера результата подключен к выходу результата комбинационного сумматора второго  руса, выход переноса которого соединен с первым выходом сумматора , тактовые входы триггеров первого  руса объединены и подключены к первому тактовому входу сумматора, тактовые входы триггеров второго  руса объединены и подключены к второму тактовому входу сумматора.

ft/8.2

фиг.}

I

8

Ц

ю

ч

Фиг. 5

Фаг.7

vj- in CM OS

o

itf

r

1П fsl

o

I

л t

b

i

1

..г|с&1

4i &1

n

g

S

1

tr

д

57 LJ/5

Iш

Фие.13

Ы

24 S

Ј

В

Л С

77 С

22

Б С

D С

59

«L

5/.

52

0 в.;

fa

66 52 53

54 64

66 51

гц

ч

I

В

6364

Фиг.15

гч

X

  в

Фиг. 16

«г f«-

ItNl -

щ

«S1

о

ГЪ t

«

csj «О

Ч

Е

И

см «о

4

м

л

ш

BF