SU1399729A1 - Устройство дл умножени - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть применено дл  быстрого вьтолнени  операций умножени  и делени  чисел. Целью изобретени   вл етс  расширение функциональных возможностей за счет вы- полнени  нар ду с операцией умножени  операции делени  чисел. Устройство Содержит блоки вычислени  частных значений произведени , буферные регистры первой и второй групп, коммутаторы первой и второй групп, блок суммировани , регистр, сумматор, блок делени  усеченных чисел и два коммутатора с соответствующими св з ми , 1 з.п. ф-лы, 3 ил. о

Description

со

CD СО

N:)

со

Изобретение относитс  к вычислительной технике и может быть применено дл  быстрого выполнени  операций умножени  и делени  чисел (осо- бенно эффективно его использование в качестве элементной базы больших и сверхбольших интегральных схем).

Цель изобретени  - расширение функциональных возможностей устрой- ства за счет вьтолнени  операции делени ..

На фиг. 1 приведена структурна  Ьхема устройства дл  умножени ; на фиг. 2 - структурна  схема блока |:уммировани ; на фиг. 3 структур- Йа  схема блока делени  усеченных исел.

: Устройство (фиг. 1) содержит тп {(-разр дных блоков вычислени  Частных значений произведени , m |(-разр дных буферных регистров 2,-2г 1|1ервой группы, m К-разр дных буфер- йых регистров 3,-3 второй группы, ih К-разр дных коммутаторов 4(-4гт,

фервой группы, га К-разр дных комну- taTopoB 5,-5m второй группы, блок 6 Суммировани , регистр 7, сумматор 8, 0ЛОК 9 делени  усеченных чисел, пер- йый 10 и второй 11 коммутаторы, вход 12 множимого устройства, включающий входов 12,-12г„ К-разр дных групп разр дов множимого, вход 13 множите- т|  устройства, вход 14 коррекции 5 стройства, вход 15 константы устрой . с.тва, вход 16 логического нул  устройства , вход 17 младших разр дов Делимого, первый вход 18 задани  ре 4има устройства, вход IBj входа 18 у|стройства, второй вход 19 задани  Йежима устройства, выход 20 младшей части праизведени  устройства, выход 21 старшей части произведени  устройства , образованный К-разр дными выходами 21| -21 первой группы и

К-разр дными выходами 21, -21 второ группы, выход 22 цифр частного устройства , выходы 23,-23fn, К старших разр дов результата блоков l -1 вычислени  частных значений произведени  соответственно, выходы 24,-24гл К младших разр дов результата блоков вычислени  частных значений произведени  соответственно, выходы 25f (1 2,3,4,...,m) младшего разр да 1-го и выходы К-1 старших разр дов (1+1)-го буферных регистров 2 первой группы, выходы 26 младшего разр да i-ro и выходы К-1 стар

Q

5

0 5

Q .

5

ших разр дов ()-ro буферных ре- гистрюв 3 второй группы, входы 27 разр дов первого слагаемого сумматора 8, входы 28 разр дов второго слагаемого сумматора 8, выходы 29 младших разр дов сумматора 8, выход ,30 старшего разр да сумматора 8, выходы 31 разр дов блока 9 делени  усеченных чисел, выходы 32 старших разр дов блока 9 делени  усеченных чисел, выходы 33 первого коммутатора 0, выходы 34 младших разр дов первого коммутатора 10, выходы 35 старших разр дов второго буферного регистра 2 первой группы, выходы 36 старших разр дов первого буферного регистра 3, второй группы, выход 37 блока 6 суммировани , выходы 38 разр дов регистра 7, выходы 39 младших разр дов регистра 7 и входы 40 старших разр дов входа 12 множимого устройства.

Влок 6 суммировани  образуют (фиг. 2) первый 41 и второй 42 сумматоры , причем вход 43 переноса первого сумматора 41 подключен к входу логи геской единицы устройства.

Блок 9 делени  усеченных чисел содержит (фиг. 3) узел 44 формировани  дополнительного кода, узел 45 вычисл ени  обратной величины, узел 46 умножени , выход 47 узла 44 и выход 48 узла 45.

Блоки 1;,- предназначены дл  формировани  частных значений произведени  и все работают аналогично. Рассмотрим работу блока Ь . Б нем осуществл ютс  умножение значени  i-й К-разр дной группы разр дов множимого , поступающей на входы множимого блока 1| с входов 12; входа 12 множимого устройства, на значение К-разр дного кода, образованного на выходе 33 первого коммутатора 10 и поступающего на входы множител  блока 1; , а также прибавление к значению К младших разр дов получившегос  при зтом 2К-разр дного произведени  значений двух К-разр дных слагаемых: первое слагаемое поступает на входы блока 1; с выхода коммутатора 4 первой группы, а второе слагаемое подаетс  на входы блока 1; с выхода коммутатора 5, второй группы. На выходах блока вычислени  частных значений произведени  образуетс  2К-раз- р дный результат, значение К старших

разр дов которого подаетс  на информационные входы буферных регистров 2 первой группы с выходов 23 блока 1-, а значение К младших разр дов этого результата поступает на информационные входы буферного регистра 3; второй группы С ВЫХОДОВ 24, блока 1; . Каждый из блоков , -1, вычислени  частных значений произведени  может быть реализован так же, как в известном устройстве, или, например , на базе серийно выпускаемого БИС-умножител  KI800BPI.

Коммутаторы А, -4 первой группы предназначены дл  передачи информации с выхода буферных регистров 2 первой группь на входы первого слагаемого блоков I;,-1 ,, вычислени  частных значений произведени  либо со сдвигом на К разр дов вправо (в сторону младших разр дов) при выполнении в устройстве операции умножени , либо со сдвигом влево на К-1 разр д при выполнении в устройстве операции делени . Они работают под воздействием двух сигналов, поступающих на их управл ющие входы с входа 19 устройства. Если на вход 19 устройства не подаетс  ни один из сигналов, то на выходах коммутаторов 4,-4 образуетс  нулевой код. Аналогичны по построению и в работе коммутаторы 5(-5 второй группы. Однако они осуществл ют передачу информации с выходов буферных регистров 3,-3 второй группы на входы второго слагаемого блоков 1,-1 вычислени  частных значений произведени  или со сдвигом вправо на К разр дов при реализации в устройстве операции умножени , или со сдвигом влево на К-1 разр д при вьшолнении в устройстве операции делени .

Совокупность i-ro блока 1 вычислени  частных значений произведени , i-ro буферного регистра 2 первой группы, i-ro буферного регистра 3 второй группы, i-ro коммутатора 4 первой группы и i-ro коммутатора 5 второй группы может быть вьтолнена в виде единого модул ,

В блоке 6 осуществл етс  суммирование хранимых в буферных регистрах 2 и 3, значений старших разр дов двухр дного кода текущего остатка , которые при сдвиге текущего остатка на К-1 разр д в сторону младших разр дов не могут быть обработаны с помощью суммирующих цепей блока 1, . В блок 6 через входы его первой группы поступает и значение младших разр дов кода, образованного на выходах 34 первого коммутатора 10. Таким образом вводитс  коррекци  в значение произведени  при умножении в устройстве модул  дополнительного

кода отрицательного множимого на модуль пр мого кода положительного мно- жител . Минимальна  разр дность суммирующих цепей блока 6 равна двум, максимальна  - К-1. Предполагаетс ,

что в- блоке 6, показанном на фиг. 2 на выходы 34 первого коммутатора 10 подаетс  инверсное значение младших разр дов кода, образованного на его выходах 33. Д.а  преобразовани  этого обратного кода в дополнительный на вход переноса первого сумматора 41 блока 6 подаетс  потенциал логической единицы.

Сумматор 8 осуществл ет преобразование к однор дному коду, например, K-f5 старших разр дов (два разр да расположены слева от зап той, остальные разр ды - справа от зап той) двухр дного кода текущего остатка,

хранимого в регистре бив буферных

регистрах 2,-2„, ,. На выходах 23 разр дов cyNfMaTopa 8 образуетс  значение К+4 старших разр дов (один разр д слева от зап той, остальные - справа от зап той) однор дного кода текущего остатка, а на выходе 30 формируетс  значение старшего из двух расположенных слева от зап той разр дов однор дного кода текущего остатка.

в блоке 9 осуществл етс  деление значени  старших разр дов однор дного кода текущего остатка, сформированного на вьЕходах 29 младших разр дов сумматора 8 по значению старших разр дов двухр дного кода текущего остатка, на значение старших разр дов делител , поступающее на входы делител  блока 9 с входом 40 старших разр дов входа 12 множимого

устройства. В результате на выходах 31 блока 9 формируетс  значение К : очередных цифр частного, которое (за исключением случа , когда, на выходе 30 старшего разр да сумматора 8

образован сигнал логической единицы) либо равно истинному значению К цифр частного, либо меньше его на единицу младшего разр да с весом 2 . Блок 9 йожет быть реализован различ

51

ными методами и средствами. На фиг, 3 показан один из вариантов реализации блока 9, в котором деление усеченных чисел осуществл етс  умножением значени  малоразр дного делимого на значение старших разр дов обратной .величины малоразр дного делител . В этом случае на входы делимого блока 9 достаточно подавать K-i-4 старших разр дов (один разр д расположен слева-от зап той, остальные - справа :однор дного кода текущего остатка с выходов 2.9 сумматора 8, на выходы делител  блока 9 - К+3 старших раз- р дов делител  (все разр ды располо- ;жены справа от зап той), а на выхо- ;дах 48 узла 45 вычислени  обратной :величины должно формироватьс  значе- ние К+2 старших разр дов обратной Iвеличины (один разр д - слева от за- |п той, остальные разр ды - справа :от зап той). На выходах 31 старших iразр дов узла 46 умножени  формиру ;етс  при этом значение очередных К цифр частногоi

Первый коммутатор 10 в зависимости от значени  управл ющих сигналов, поступающих на его второй управл ю щий вход с входа 18 устройства, БЫ полн ет следующие действи ; либо передает- на свои выходы 33 значение К пифр частного, образованное на выходах 31 блока 9 либо передает на свои выходы 33 значение только стар ших разр дов К цифр частного, сфор- :мированное на выходах 32 блока 8, с одновременным заполнением младших разр дов нул ми с входа 16 устройст™ ва, либо осуществл ет передачу на выходы 33 значени  константы 000... 01 с входа 15 устройства или значени  К цифр множител  с входа 13 уст :ройстиа. При этом если на выходе 30 старшего разр да сумматора 8 обра-г зовани  сигнал логической единицы, то первые два действи  не выполн ютс  и на выходах 33 коммутатора 10 образуетс  нулевой код.

Второй коммутатор 11 передает на свои выходы либо содержимое регист- ра 7, либо значение информации, поступающей на вход 14 коррекции устройства ..

Устройство (фиг, 1) может работат в двух режимах в режиме умножени  чисел и в режиме делени  чисел. Рассмотрим работу устройства в режиме умножени  чисел.

с Q 5

5

0

5

0

296

Пусть Б исходном состо нии на вход 12 множимого устройства подан п-разр дный код множимого, состо щий из m групп по К разр дов в каждой, а на входе 13 устройства присутствует значение К младших разр дов п-раз- р дного кода множител .

В первом такте в устройстве производ тс  следующие действи : с разрешени  сигналов на входе I8 устройства на выходы 33 первого коммутатора -10 с входа 13 устройства поступает значение К младших разр дов множител , которое далее подаетс  на входы множител  всех блоков Ь- вычислени  частных значений произведени , на входы множимого которых поступают значени  соответствуюпщх К-разр дных групп множимого с входов 12,-12 входа 12 множимого устройства; на вход 19 устройства сигналы не подаю.тс , поэтому на выходах коммутаторов 4,-4|, 5,-БГП соответственно первой и второй групп образуетс  нулева  информаци , котора  подаетс  на входы первого и второго слагаемых блоков 1,-1,т1 вычислени  частных значений произведени ; в каждом из бло ков осуществл етс  перемножение значений К-разр дных кодов, поступающих на их входы множимого и множител  с прибавлением к К младшим разр дам получившихс  при этом 2К- разр дных произведений двух К-разр дных произведений двух К-разр дных слагаемых (в первом такте значени  этих слагаемых равны нулю), при этом . на выходах блоков 1; -1 г,, обра- зуютсй значени  старших К разр дов их результатов, а на выходах 24,- 24 - значени  младших К разр дов их результатов. С приходом первого импульса на вход синхронизации устройства (на фиг. I цепи синхронизации не показаны) осуществл ютс  запись информации с выходов 23i-23ni блоков 1,- в соответствующие буферные регистры первой группы и с выходов 24, 24fj, - в соответствующие буферные регистры 3 -3,, второй группы, а также передача на вход 13 устройства значени  второй со стороны младших разр дов К-разр дной гр уппы цифр множител . По истечении действи  первого импульса на входе синхронизации устройства первый такт работы устройства заканчиваетс , в результате вьтплнени  которого в буферных

/

регистрах 2,-2, 3,-3 образуетс  значение первого частичного произведени  п-разр дного множимого на К младших разр дов множител  в дву р дном коде.

Во втором такте (а также и во всех других, включа  т-й такт) в устройстве выполн ютс  в основном те же действи , что и в первом так те. Отличие состоит только в том, что на вход 19 устройства подаетс  управл ющий сигнал, разрешающий передачу на входы первого и второго

8

празр дных сомножителей, п младших разр дов которого по К разр дов в каждом также уже вьгоедены через выход 20 устройства. Пр1-шедение к однор дному коду двухр дного кода п старших разр дов произведени , образованного на выходе 2 устройства, может быть осуществлено или внешними системными средствами, или посредством использовани  специального празр дного быстродействующего сумматора , входы первого и второго елагаемьцс которого подключены к равно

слагаемых блоков 1,-. через информа-|5 весовым выходам соответственно 21 -

35

г

. ционные входы коммутаторов i

5,-5 т, содержимого буферных регистров ) , сформированного в устройстве после выполнени  в нем первого такта. Так, в i-м блоке I вы- 20 числени  частных значений произведени  (i l,2,3,...,m) осуществл ютс  умножение значени  i-й К-разр дной группы множимого, поступающего на его входы множимого с входа 12|, на 25 значение второй со стороны младших разр дов К-разр дной группы множител , сформированное на выходах 33 первого коммутатора 10 и поступающее на входы множител  i-ro блока 1, а JQ также прибавление к значению К млад- , ших разр дов получившегос  при этом 2К-разр дного произведени  двух К- разр дных слагаемых: одно слагаемое поступает на входы первого слагаемого i-ro блока 1 через i-й коммутатор 4 первой группы с выходов i-ro буферного регистра 2 первой группы, второе слагаемое подаетс  на входы второго слагаемого i-ro блока 1 через i-й коммутатор 5 второй группы с выходов (i-l)-ro буферного регистра 3 второй группы. Фактически во втором такте работы устройства с

помощью блоков 1,-1,т,И коммутаторов де

5,-5п, осуществл ютс  формирование значени  второго частичного произведени  п-разр дного множимого К разр дов второй со стороны младших разр дов группы разр дов п-разр дного множител  и прибавление его к значению первого частичного произведени , образованному в первом такте и сдвинутому на К разр дов вправо (в сторону младших разр дов).

После выполнени  т-го такта в буферных регистрах 2,-2,„, , запоминаютс  в двухр дном коде п старших разр дов 2п-разр дного произведени 

-t

„, выхода 21 устройства.

40

21

Выполн   в устройстве еще m дополнительных тактов с подачей на вход 13 множител  устройства нулевого кода можно через выход 20 вывести в однор дном коде и п старших разр дов.про изведени .

Если в устройстве осуществл етс  умножение чисел в дополнительном коде , то вход 14 коррекции устройства может быть использован дл  ввода в произведение значени  обп(ей коррекции как по знаку множимого, так и по знаку множител . На последнем, (m+i) такте умножени  значение старших К разр дов этой коррекции с входа 14 устройства непосредственно передаетс  на выход 211 выхода 21 устройства через второй коммутатор II.

Вход 14 коррекции устройства может быть использован также дл  выполнени  округлени  знач ни  конечного произведени  без дополнительных временных затрат (в этом случае на вход 14 устройства в первом такте его работы необходимо подать код 1000...О), а также дл  выполнени  в устройстве более сложной операции , как, например, умножение п-раз- р дных сомножителей с одновременным подсуммированием к п старшим разр дам 2п-разр дного произведени  некоторого п-разр дного слагаемого.

Рассмотрим работу устройства в режиме делени  чисел.

Пусть делимое имеет Р() разр дов, а делитель и частное - по

п разр дов и пусть в исходном состо  нии на входе 12 устройства уже присутствуют п старших -разр дов дели- мого (младшие Р-п разр дов делимого в ходе собственного делени  чисел по К-1 разр дов в каждом такте подаютс  в устройство через его вход 17)

весовым выходам соответственно 21 -

-t

„, выхода 21 устройства.

21

Выполн   в устройстве еще m дополнительных тактов с подачей на вход 13 множител  устройства нулевого кода можно через выход 20 вывести в однор дном коде и п старших разр дов.произведени .

Если в устройстве осуществл етс  умножение чисел в дополнительном коде , то вход 14 коррекции устройства может быть использован дл  ввода в произведение значени  обп(ей коррекции как по знаку множимого, так и по знаку множител . На последнем, (m+i)- такте умножени  значение старших К разр дов этой коррекции с входа 14 устройства непосредственно передаетс  на выход 211 выхода 21 устройства через второй коммутатор II.

Вход 14 коррекции устройства может быть использован также дл  выполнени  округлени  знач ни  конечного произведени  без дополнительных временных затрат (в этом случае на вход 14 устройства в первом такте его работы необходимо подать код 1000...О), а также дл  выполнени  в устройстве более сложной операции , как, например, умножение п-раз- р дных сомножителей с одновременным подсуммированием к п старшим разр дам 2п-разр дного произведени  некоторого п-разр дного слагаемого.

Рассмотрим работу устройства в режиме делени  чисел.

Пусть делимое имеет Р() разр дов, а делитель и частное - по

п разр дов и пусть в исходном состо нии на входе 12 устройства уже присутствуют п старших -разр дов дели- мого (младшие Р-п разр дов делимого в ходе собственного делени  чисел по К-1 разр дов в каждом такте подаютс  в устройство через его вход 17).

Тогда в первом такте осуществл ютс  загрузка п старших разр дов делимого в буферные регистры второй группы и прием на вход 12 устрой ства значени  делител  (предполагаетс , что делитель поступает на вход 12 устройства в виде модул  его дополнительного кода, т.е. в виде дополнительного кода без знакового р да). Загрузка п старших разр дов делимого в буферные регистры 3, -3т ;второй группы осуществл етс  следую- ;щим образом. Под действием управл - |ющих сигналов на входе 18 устройст- :ва на входы множител  блоков Ц- 1с входа 15 константы устройства че- |рез первый коммутатор 10 подаетс  :значение К-разр дного кода 000.„. 101, а на входы множимого блоков

блоков , значени  соответству- рощих К-разр дных групп делимого с входов 12i-12 входа 12 устройства, На вход 19 устройства сигналы не поддаютс , поэтому на входах первого и второго слагаемых блоков Ц-1 при :Сутствуют значени  нулевых кодов. В результате на выходах 23, --23„, старших разр дов результатов блоков 1, . формируютс  нулевые К-разр дные коды, в то врем  как на их выходах ;24| -24 младших разр дов образуютс  значени  соответствующих К-разр дных групп делимого, присутствующих на входах 12,-12 входа 12 устройства. С приходом первого импульса на вход 1синхронизации устройства в буферные регистры 3,-3 второй группы заводитс  значение п старших разр дов делимого, а во все буферные регистры 2,-2 первой группы записьтаютс  нули. Нули записьшаютс  также в регистр 7 с разрешени  сигнала на входе 18 (18,) устройства. Этим же синхроимпульсом устанавливаетс  и значение делител  на входе 12 устройства .

По истечении действи  первого импульса на входе синхронизации устройства подготовительный зтап заканчиваетс  и начинаетс  собственное деление , в течение 1 тактов которого фор мируетс  .l ( цифр частного

(1 ° 1;;;т где 1х - ближайшее целое число, большее или равное X).

Рассмотрим сначала случай, когда величина (п-1)/(К-1)  вл етс  целым числом, т.е. когда в течение 1 так

тов в устройстве формируетс  ровно п цифр частного. В этом случае в каждом из 1 тактов собственно делени  в устройстве выполн ютс  следующие действи : по значению старших разр дов делител , которые подаютс  на входа делител  блока 9 делени  усеченных чисел с входа 40 старших разр дов 12 устройства, и по значению старших разр дов однор дного кода остатка, которое поступает на входы делимого блока 9 и сформировано на выходах 29 младших разр дов сумматора 8 в результате обработки в нем значений старших разр дов двухр дного кода текущего остатка (в первом такте собственно делени  в роли текущего остатка выступает значение делимого ), на выходах 31 блока 9 образуетс  значение К цифр частного, которое или равно истинному значению, или меньше его на единицу младшего разр да с весом с разрешени  сигналов на входе 18 устройства образованное на выходах 31 блока 9

значение К цифр частного передаетс 

1

на выход 33 первого коммутатора 10, откуда далее поступает на входы множител  блоков Ц -1у вьиислени  частных значений произведени  и на выход 22 цифр частного устройства; с . помощью блоков Ц -1 формируетс  в дополнительном коде значение произведени  делител  на К цифр ч,астного (дл  получени  правильного значени  гхроизведени  в дополнительном коде на входы первой группы блока 6 .суммировани  с выходов 34 первого коммутатора 10 подаетс  значение младших разр дов К цифр частного., дополнительный код которого и  вл етс  коррекцией .по знаку множимого, коррекции по знаку множител  не требуетс , так как он  вл етс  положительным числом), а с помощью коммутаторов 4,-4, (на их управл ющие входы с входа 19 устройства подаетс  соответс твующий сигнал) , блока 6 суммировани  и суммирующих цепей бпок- ков 1, -Iff, осуществл етс  суммирование полученного в дополнительном коде произведени  со значением текущего остатка в двухр дном коде, сдвинутым на К-1 разр д влево (в сторону старших разр дов), в результате чего на выходах 23(-23,„, 244- 24j и 37 формируетс  очередной остаток в двухр дном коде. С приходом

импульса на вход синхронизации устройства осуществл етс  запись очередного остатка в двухр дном коде в регистр 7 и в буферные регистры , 3,-3 первой и второй групп. После окончани  действи  импульса такт работы устройства заканчиваетс .

После выполнени  1 тактов на выходе 20 и на выходах 21 -21, 2lf- 21 выхода 21 устройства образуетс  значение окончательного остатка в двухр дном коде. В режиме делени  на выходы 21, через второй коммутатор- 1I передаетс  значение содержимого регистра 7.

Образование в. устройстве конечного значени  п-разр дного частного по значени м К цифр частного, получаемым

во всех тактах собственно делени  и

подаваемым на выход 22 устройства, может быть выполнено в соответствии с основным алгоритмом с помощью, например, накапливающего сумматора. Дл  этого могут быть также привлече- ны и некоторые внешние системные средства, позвол ющие выполн ть операцию суммировани . Старша  из К формируемых в текущем такте цифр частного  вл етс  корректирующей дл  частного, полученного на всех предыдущих тактах и сдвинутого на К-1 разр д в сторону старших разр дов.

Сформированное таким образом п- разр дное частное (один разр д расположен слева от зап той, остальные разр ды - справа от зап той) или равно истинному значению, или меньше его на единицу младшего разр да с весом . Получение точного значени  п-разр дного частного может быть обе:спечено очевидным путем (посредством , например, пробного вьти- тани  соответствующим образом сдвинутого делител ) с помощью специальных или системных средств.

Если величина (n-l)/() не  вл етс  целым числом, а значение остатка необходимо получить дли р дного частного, то в последнем из 1 тактов собственно делени  на выход 33 первого коммутатора 10 с выходов 32 блока 9 передаетс  значение такого числа старших разр дов К-разр дно- го частного, которое обеспечивает получение значени  п-разр дного частного . Дл  этого на второй управл ющий вход первого коммутатора JO с

входа 18 устройства подаютс  соответствующие управл ющие сигналы.

Так как на формирование К цифр частного и остатка требуетс  примерно в два раза больше времени, чем на обработку в устройстве К цифр множител , то дл  эффективной загрузки устройства целесообразно использовать две серии синхроимпульсов, поступающих на вход синхронизации устройства . Первую из этих серий, например , с периодом Т можно использовать в режиме умножени  чисел, а вторую серию, например, с периодом 2Т - в режиме делени  чисел.

Claims (2)

1. Устройство дл  умножени , содержащее m К-разр дных блоков вычислени  частных значений произведени 

R

, где п - разр дность множи5 .

0

5

0

мого; К - целочисленна  переменна , принимающа  значени  в пределах 2бК п/2;ЗхС- ближайшее целое число , .большее или равное X), т, К-раз- р дных буферных регистров первой группы, m К-разр дных буферных регистров второй группы и сумматор, причем вход множимого i-ro блока вычислени  частных значений произведени 

(i 1,2,3m) соединен с входом

i-й К-разр дной группы входа множимого устройства, выходы К старших разр дов результата i-ro блока вычислени  частных значений произведени  соединены соответственно с входами разр дов i-ro буферного регистра первой группы, выходы К младших разр дов результата i-ro блока вычислени  частных значений произведени  соединены соответственно с входами разр дов 1-го буферного регистра второй группы, выходы буферных регистров первой группы образуют первую группу выходов выхода старшей части произведени  устройства, выходы буферных регистров второй группы, кроме выхода младшего буферного регистра ,  вл ютс  выходами второй группы вькода старшей части произведени  устройства, выход младшего буферного регистра второй группы соединен с выходом младшей части произведени  устройства , входы разр дов первого слагаемого сумматора, кроме старших, соединены соответственно с выходам.

par.р дов первого буферного регистра и с выходами старших разр дов второго буферного регистра второй группы, входы разр дов второго слагаемого сумматора соединены с выходами младших разр дов первого буферного регистра , с выходами разр дов второго буферного регистра и с выходами старших разр дов третьего буферного регистра первой группы, отличающеес  тем, что, с целью расширени  функциональных возможностей за счет выполнени  операции делени , оно содержит m К-разр дных коммутаторов первой группы, га К разр дных комму- ;таторов второй группы, блок суммировани , регистр, два коммутатора и блок делени  усеченных чисел, причем |выходы разр дов i-ro буферного реги- стра первой группы соединены с инфор- |мацицнными входами первой группы i-r ркоммутатора первой группы, информа- :ционные входы второй группы которого соединены с выходом младшего разр да :(i+i)-ro и с выходами К-1 старших, разр дов (1+2)-го буферных регистров первой группы, информационные входы второй группы, кроме входа старшего разр да, (m-l)-ro коммутатора первой группы и информационные входы второй группы т-го младшего коммутатора первой группы объединены и соединены- с входом логического нул  устройства, «информационные входы первой группы i-ro.коммутатора второй группы соединены с выходами разр дов (i-l)-ro буферного регистра йторой группы, информационные входы Второй группы i-ro коммутатора второй группы соединены с выходом млад- ttiero разр да i-ro и с выходами К-1 старших разр дов (i+l)-ro буферных регистров второй группы, К-1 младших информационных входов второй группы fti-ro коммутатора второй группы соединены с входом младших разр дов делимого устройства, информационные шходы первой группы старшего коммутатора второй группы соединены с вхо ;а;ом коррекции устройства, выход i-ro Коммутатора первой группы соединен (iL входом первого слагаемого i-ro (5лока вычислени  частных значений произведени , вход второго слагаемо- которого соединен с выходом i-ro коммутатора второй группы, вход делител  блока делени  усеченных чисел соединен с входами старших разр дов

5

0

5

0

5

0

5

0

5

входа множимого устройства, вход делимого блока делени  усеченных чисел соединен с выходами младших разр дов сумматора, выход старшего разр да которого соединен с первым управл ющим входом первого коммутатора, второй управл ющий вход которого и вход установки в О регистра соединены с первым входом задани  режима устройства , выходы разр дов блока делени  усеченных чисел соединены с информационными входами первой группы первого коммутатора, выходы старших разр дов блока делени  усеченных чисел соединены со старшими информационными входами второй группы первого коммутатора, младшие информационные входы которой соединены с входом логического нул  устройства, информационные входы третьей группы первого коммутатора соединены с входом константы устройства, вход множител  устройства соединен с информационными входами четвертой группы первого коммутатора, выход которого соединен с входами множител  блоков вычислени  частных значений произведени  и  вл етс  выходом цифр частного устройства , выходы младших разр дов пер- -вого. коммутатора соединены с входами первой группы блока суммировани , входы второй и третьей групп которого соединены с выходами старших разр дов второго буферного регистра первой группы и первого буферного регистра второй группы соответственно, выход блока суммировани  соединен с информационным входом регистра, выходы разр дов которого соединены с информационными входами первой группы второго коммутатора, информационные входы второй группы которого соединены с входом коррекции устройства, выходы разр дов второго коммутатора соединены с К старшими .выходами второй группы выхода старшей части произведени  устройства, выходы младших разр дов.регистра соединены соответственно с входами старших разр дов первого слагаемого сумматора, управл ющие входы второго коммутатора и коммутаторов первой и второй групп соединены с вторым входом задани  режима устройства.

2. Устройство по п. 1, о т л и - ч ающеес  тем, что блок делени  усеченных чисел содержит узел

формировани  дополнительного кода, узел вычислени  обратной величины и узел умножени , выходы которого  вл ютс  выходами разр дов блока делени  усеченных чисел, вход делител  которого соединен с входом узла формировани  дополнительного кода, выход

I//; г/|| /Jt { t

KOTOpoi o соединен с входом узла вычислени  обратной величины, выход которого соединен с входом первого сомножител  узла умножени , вход второго сомножител  которого соединен с входом делимого блока делени  усеченных чисел.

Фм.1

37

Фиг. 2

.б