SU1292005A1 - Устройство дл реализации быстрых преобразований в базисах дискретных ортогональных функций - Google Patents

Abstract

) Изобретение относитс  к области вычислительной техники и может быть использовано при решении задач фильтрации и идентификации сигналов. Целью изобретени   вл етс  расширение функциональных возможностей устройства за счет вычислени  быстрых преобразований в базисах дискретных ортогональных функций по произвольноNiy основанию. По сравнению с прототипом в предлагаемом устройстве дополнительно реализуютс  преобразовани  в часто используемых базисах функций Виленкина-Крестенсона (ВКФ), усеченных функций Виленкина-Крестенсона (УВКФ). Устройство содержит блок оперативной пам ти, блок посто нной пам ти, арифметический блок, блок коммутаторов, первый регистр сдвига, пересчетный блок, счетчик итераций, коммутатор, группу элементов И, генератор синхроимпульсов, регистр сдвига, введены; сумматор, регистр хранени , умножитель комплексных чисел и вход задани  кода основани  преобразовани . Применение предлагаемого устройства позвол ет оптимально подобрать длину входной выборки за счет изменени  основани  преобразовани  при обра- |ботке сигналов, а также приводит к расширению реализуемых ортогональ- йых преобразований, используемых при идентификации и определении характеристик сигналов. 5 ил. 13 сл

Description

Изобретение относитс  к цифровой вычислительной технике и может быть использовано при решении задач фильтрации и идентификации сигналов,:

Цель изобретени  - расширение функциональных возможностей устройства за счет вычислени  быстрых преобразований в базисах дискретных ортогональных функций по ПРОИЗВОЛЬНОМ ; основанию.

На фиг. изображена структурна  схема устройства на фиг. 2 - функциональна  схема арифметического блока на фиг, 3 - функциональна  схема пересчетного узла; на фиг, 4 - схема элементарной  чейки двоично-г-ичного сумматора (г - основание); на фиг. 5 структура пересчетного блока.

Устройство содержит блок 1 оперативной пам ти, блок 2 посто нной пам ти, арифметический блок 3, группу 4 коммутаторов, первый регистр 5 сдвига, пересчетный блок 6., счетчтлк 7 итераций, коммутатор 8, группу 9 элементов И, генератор 10 синхроимпульсов , второй регистр 11 сдвига, сумматор. 12, регистр 13 хранени , умножитель 14 комплексных чисел. Входы устройства X , X и X - соответственно первый, второй и третий входы задани  режима устройства, Х - вход задани  основани  системы счислени  5 Y, - выход устройства.

/.рифметический блок (фиг, 2) содержит узел 15 буферной пам ти, умножитель 16 комплексных чисел арифметического блока, накапливающий сумматор 17 комплексных чисел, первый 18 и второй 19 узлы пересчета, узел 20 посто нной пам ти, первый 21, третий 22 и второй 23 элементы И, элемент ИЛИ 24, формирователь 25 длительности импульсов, триггер 26, ицформациониый вход Х5, вход Х6 сигна- 45 дом коэффициента пересчетного бло- ла управлени  пам тью,, первый Х7 и второй Х8 входы синхроимпульсов, вход Х9 кода основ.ани  системы счислени  г, выход Y2 арифметического блока,50

Пересчетный узел состоит из двоичного счетчика 27, группы 28 сумматоров по модулю два, элемента ИЛИ 29, Элементарна   чейка двоично-г-ичного сумматора содержит первьй 30 и второй 55 кого О 31 сумматоры, коммутатор 32 и элемент ИЛИ 33.

Пересчетный блок 6 содержит пересчетный узел 34, D-TpHrrefi 35, поска 6,

Первым регистр 5 сдвига содержи п- двоичных разр дов и, как и в известном устройстве, выполнен таки образом, что при подключении к вход направлени  сдвига потенциала логического о разр ды регистра сдвига устанавливаютс  в состо ние логичес , разр ды регистра сдвига - 1, причем

в старший разр д регистра по приход тактового иьшульса записываетс  нул ва  информаци  со сдвигом ранее зап

920052

ледовательную цепочку пересчетртых узлов 36 и 37, счетный вход Х10, вход XI основани  системы счислени .. Количество пересчетных узлов цепочки 5 п f , гдеН - объем исходного массива.

Пересчетный узел двоично-г-ичного пересчетного блока 6 содержит k-раз- р дный двоичный счетчик 27 (где k

to

- максимальное из

15

20

25

30

35

40

1орп

используемых в устройстве оснований),

двоичный код на выходе которого выражает г-ичную разр дную цифру в двоичном коде, схему сравнени  на группе 28 из k сумматоров по модулю два . и k-входовый элемент ИЛИ 29, на выходе которого формируетс  сигнал г-ичного переноса (этим же сигналом сбрасываетс  k-разр дный двоичный счетчик 27). Сигнал г-ичного переноса формируетс  путем поразр дного сравнени  двоичного кода на выходе счетчика 27 с двоичным кодом числа г, задаваемым по входу XII.

1

Пересч.етные узлы двоично-г-ичного

пересчетного блока соединены между собой так, что выход переноса узла пересчета i-ro разр да подключен к тактовому входу узла, пересчета (i+ +1)-го разр да.

Между первым 34 и вторым 36 г-ич- ными разр дами пересчетного блока 6 включен триггер 35 в счетном режиме (фиг. 5). Выходы переноса пересчетного блока 6 представл ют собой группу выходов перен:оса пересчетных узлов, начина  с второго, первый выход - выход триггера. Информаци- онный выход ггредставл ет собой группу выходов разр дов пересчетного блока . Входы XII пересчетных узлов (фиг, 3) в пересчетном блоке 6 поразр дно соединены, и  вл ютс  входом коэффициента пересчетного бло-

кого О

ка 6,

Первым регистр 5 сдвига содержит п- двоичных разр дов и, как и в известном устройстве, выполнен таким образом, что при подключении к входу направлени  сдвига потенциала логического о разр ды регистра сдвига устанавливаютс  в состо ние логичес- , разр ды регистра сдвига - 1, причем

кого О

в старший разр д регистра по приходу тактового иьшульса записываетс  нулева  информаци  со сдвигом ранее записанной информаг1ии в сторону мпад1т1х разр дов,

При подключении к входу направлени  сдвига потенциала логической 1 разр ды регистра устанавливаютс  в состо ние логического О, причем в регистр со стороны младшего разр да по приходу тактового импульса осуществл етс  запись логической 1 со сдвигом ранее записанной информации в сторону старших разр дов.

Группа 4 коммутаторов содержит kn селекторов на три канала (п групп содержащих по k селекторов). Причем i-й выход первого г-ичного разр да пересчетного блока 6 () подключен к вторым входам i-ro селектора всех п групп, j-й выход (j-H)-ro г-ичного разр да, начина  с второго разр да, - к первому входу i-ro селектора j-й группы и третьему входу i-ro селектора (j+l)-й группы ( tn-1) селекторов, К третьему входу i-ro селектора j-й группы селекторов подключен i-й выход первого г-ичного разр да пересчетного блока 6, первые входы п-й группы селекторов подключаютс  к логическому уровню О.

Первые управл ющие входы селекторов j-й группы объединены и подключе ны к выходу j-ro разр да первого регистра 5 сдвига (), второй управл ющий вход - к выходу (j-l)-ro разр да, причем первые управл ющие входы п-й группы селекторов и вторые управл ющие входы первой группы селекторов подключены соответственно к логическим уровн м 1 и О.

Двоично-г-ичный сумматор 12 представл ет собой группу из п элементарных  чеек (фиг. 4), кажда  из которых содержит первый и второй двоичные k-разр дные сумматоры 30 и 31, коммутатор 32 и элемент ИЛИ 33. По входам XI3 и Х14 на первый сумматор 30 поступают двоичные коды двух г-ичных цифр. Вход Х12  вл етс  входом переноса первого сумматора 30 и служит входом переноса элементарной  чейки двоично-г-ичного сумматора. Параллельный выход первого сумматора 30 подключен к первому входу второго сумматора 31, на второй (инверсный ) вход сумматора по входу XI5 поступает двоичный код числа г.

Входы элемента ИЛИ 33 подключены к выходам переноса первого 30 и второго 31 сумматоров Выход элемента ИЛИ 33  вл етс  выходом переноса

0

5

0

5

элементарной  чейки двоичьго-г-ичного сумматора и подключен к управл ющему входу KOMNfyTaTopa 32, на входы которого заведены выходы первого 30 и второго 31 cyND-iaTOpOB. При состо нии логического О на управл ющем входе коммутатора 32 на выход передаетс  информаци  с выхода первого сумматора 30, при состо нии логической 1 - с выхода второго сумматора 31. Выход коммутатора 32  вл етс  информационным выходом элементарной  чейки двоично-г-ичного сумматора 1 2 .

Вход переноса элементарной  чейки первого разр да двоично-г-ичного сумматора подключен к логическому О, Элементарные  чейки соединены одна с другой таким образом, что вход переноса элементарной  чейки (i+l)-ro разр да, за исключением первого разр да, подключен к выходу переноса элементарной  чейки i-ro разр да. Двоично-г-ичный регистр 11 сдвига представл ет собой группу из k п-разр дных двоичных регистров сдвига, причем в i-й (Ifisk) п-раз- р дный регистр записываютс  только i-e двоичные разр ды п-разр дного

г-ичного числа.

Умножитель 14 комплексных чисел предназначен дл  выполнени  операции умножени  двух комплексных чисел , причем операци  умножени  выполн етс  при уровне логической 1

г-ичного числа.

на управл ющем входе; при уровне логического О на управл ющем входе операци  умножени  не выполн етс . В последнем случае на выход умножител  передаетс  информаци  с выхода блока 1 оперативной пам ти, поступающа  по второму входу умножител  14.

Счетчик 7 итераций - двоичный

счетчик разр дностью т, где .n.

Группа 9 элементов И содержит m элементов И, причем первые входы элементов И соединены и  вл ютс  первым входом, на вторые входы подаетс  поразр дна  информаци  с выхода счетчика 7 итераций, (п-1)-входовый коммутатор 8 управл етс  параллельным выходом группы 9 элементов И.

Генератор 10 синхроимпульсов генерирует две последовательности импульсов , причем частота импульсов на первом выходе генератора в т„ раз больше частоты импульсов с второго выхода. Первый 18 и второй 19

пересчетные узлы представл ют собой элементарные  чейки двоично-г-ичного пересчетного блока (фиг, 3), Первый выход узлов 18 и 19 пересчета представл ет собой группу выходов двоичных разр дов элементарной  чейкиj второй выход - выход переноса, I

Устройство дн  реализации быстргз1х преобразований в базисах дискретных ортогональных функций по произвольному основанию предназначено дл  вычислени  вектора

де X (X

- -Ip X

N X

X.

f

векС

р .

РЛ

о N « ч „., тор размером N, представл ю- пщй исходные данные; (Со . С, , . . ,, С,, Y - вектор размером N, представл ющий данные после преобразовани  ;

матрица дискретных экспоненциальных функций () с элементами

. . Z Jt

exp(-j Y

p-q); о, N-I,

Дл  реализации вычислений быстрых дискретных ортогональных преобразований в наиболее часто используемых базисах: ДЭФ функций Виленкина-Крес тенсона (ВКФ), усеченных функций Виленкина-Крестенсона (УВКФ)„ матрица ДЭФ вычисл етс  как произведение двуу матриц: в базисе ДЭФ

F -F ti N

Y

В базисах ВКФ и УВКФ

где Е,

EN

Т:«-Е,

Е. матрица экспоненциальных коэффициентов; матрица элементарного преобразовани  ; 1 - единична  матрица. Устройство работает следующим образом .

При реализации быстрого преобразовани  в базисе ДЭФ на входах XI, Х2 и Х4 устройства установлен код 101. На вход ХЗ подан двоичный код числа г. Исходный массив длиной N занесен в блок 1 оперативной пам ти в г-ично-инверсном пор дке. Б исходном состо нии пересчетный блок 6, счетчик 7 итераций, второй регистр 11 сдвига, регистр 13 хранени  и первый регистр 5 сдвига обнулены.

Сери  импульсов с второго выхода генератора 10 синхроимпульсов посту0

5

пает на тактовый вход пересчетного блока 6, на информационном выходе которого формируетс  исходный двоич- но г-ичнь1й код в на первом выходе - сигнгш управлени  записью/считы- ;- ванием блока 1 оперативной пам ти,.

На управл ющем входе коммутатора 8 задан нулевой код, (элементы И группы 9 закрыты) и к тактовым входам счетчика 7 итераций и первого регистра 5 сдвига подключен выход переноса элементарной  чейки старшего г-ично- го разр да пересчетного блока 6. При этом на выходах двоичных разр дов 5 счетчика 7 итерагшй формируетс  двоичный код номера итерации, а в первый регистр 5 сдвига со стороны младшего разр да заноситс  логическа  со сдвигом ранее записанной информации в сторону старших разр дов.

Сигналы с параллельного выхода первого регистра 5 сдвига, поступа  на управл ющие входы селекторов группы 4 коммутаторов, преобразуют исходный двоичный код с параллельного информационного выхода пересчетного блока 6 в двоичный код адреса записи и считывани  операндов дл  определенной итерации преобразовани  с за- 0 мещением и прореживанием по времени. Двоичный код с параплельного выхода счетчика 7 итераций поступает на управл ющий вход второго регистра 11 сдвига, на выходе которого в зависи- 5 мости от номера итерации исходного двоичного кода с информационного выхода пересчетного блока 6 формируетс   дро дл  вычислени  с помощью cy мaтopa 12 и регистра 13 хранени  0 кода адреса множителей, извлекаемых из блока 2 посто нной пам ти. Причем на первой итерации преобразовани  п-разр дный регистр 11 сдвига осуществл ет сдвиг информации, поступающей 5 по информационному входу на п разр дов в сторону старших разр дов, на второй итерации - на (п-) разр дов, на третьей - на (п-2) и т.д.

Считывание из блока 1 оператив- 0 ной пам ти осуществл етс  по низко- I fy логическому уровню сигнала управ- леки  записью/считыванием, поступающему с первого выхода пересчетного блока 6, запись - по высокому логи- ческому уровню,

В режиме считывани  умножитель 14 комплексных чисел производит умн ожение первых г операндов, извлекаемых из блока 1 оперативной пам ти

на множители, извлекаемые из блока 2 посто нной пам ти, полученные произведени  занос тс  в узел буферной пам ти арифметического блока 3.

В режиме записи арифметический блок производит элементарные преобразовани , над полученными ранее произведени ми и заносит в блок 1 оперативной пам ти на место ранее извлеченных операндов новые операнды согласно алгоритму замещени .

Экспоненциальные множители хран с  в блоке 2 посто нной пам ти (отдельно синусы и косинусы), причем область пам ти, в которой хран тс  множители дл  выбранного г определ етс  управл ющим входом блока 2 посто нной пам ти, комплексные операнды хран тс  в блоке I оперативной пам ти отдельно как значени  их действительной и мнимой частей. Регистр 13 хранени  обнул етс  переходом синала записи/считывани  из низкого логического уровн  в высокий.

После записи в блок 1 оперативной пам ти первых г новых операндов производитс  считывание очередных г операндов и занесение в арифметический блок 3 г произведений операндов на соответствующие им экспоненциальные множители, извлекаемые из блока 2 посто нной пам ти, после чего в арифметическом блоке 3 производ тс  элементарные преобразовани  и в блок 1 оперативной пам ти занос тс  очередные г новых операндов на место ранее извлеченных.

После окончани  первой итерации сигналом переноса старшего разр да пересчетного блока 6 в первом регистре 5 сдвига происходит сдвиг информации в сторону старших разр дов с занесением 1 в младший разр д, содержимое счетчика 7 итераций увеличиваетс  на единицу и устройство переходит к выполнению следующей итерации преобразовани .

При реализации быстрого преобразовани  в базисе ВКФ на входах XI, Х2 и Х4 устройства установлен код 000, Исходный массив длиной N занесен в блок 1 оперативной пам ти в пр мом пор дке. Таким образом, при выполнении преобразовани  в базисе ВКФ работа устройства отличаетс  от работы при выполнении преобразовани  в базисе ДЭФ только пор дком расположени  исходной информации в блоке 1

оперативной ппм ти, отсутствием операции умножени  на экспоненциальные множители в режиме считывани  и работой первого.регистра 5 сдвига. В данном случае в исходном состо нии- разр ды первого регистра 5 сдвига устанавливаютс  в состо ние логической 1, причем в старший разр д регистра по приходу тактового импулсса на

тактовый вход осуществл етс  запись нулевой информации со сдвигом ранее записанной информации в сторону г-шадших разр дов.

При реализации быстрого преобразовани  в базисе УВКФ на входах Х1, Х2 и Х4 устройства установлен код 010. Исходный массив длинной N занесен в блок 1 оперативной пам ти в пр мом пор дке. При выполнении преобразовани  в базисе УВКФ работа устройства отличаетс  от работы устройства при выполнении преобразовани  в базисе ВКФ тем, что количество выполн емых элементарных преобразований уменьшаетс  с увеличением номера итерации . Это осуществл етс  следующим образом. Двоичный код с выхода счетчика 7 итераций ч-ерез группу И 9 элементов (на вход Х2 подана логическа 

1) поступает на управл ющий вход коммутатора 8, В результате на первой итерации к тактовым входам первого регистра 5 сдвига и счетчика 7 итераций подключен выход переноса

элементарной  чейки старшего разр да пересчетного блока 6,

На последуюш 1х итераци х номер разр да пересчетного блока 6, чей выход переноса коммутатором 8 подключаетс  к тактовым выходам первого 4)егистра 5 сдвига и счетчика 7 итераций , уменьшаетс  на единицу от итерации к итерации.

Арифметический блок 3 (фиг. 2)

предназначен дл  вьтолнени  элементарного дискретного преобразовани , которое заключаетс  в умножении матрицы столбца из г элементов на квадратную матрицу Е,. элементарного преобразовани  по модулю г:

5

Е

w; w; w; w;

w w,

w; w:

w:

w;

wr

i,t-Cr-iVi/

w:

w

jlr-lWoJr

it-1|fr-l)lMjr

W, I

2

где W exp(-j r )

- Арифметический блок 3 работает следующим образом.

В исходном состо нии первый 18 и второй 19 узлы пересчета, накапливающий сумматор I7 комплексных чисел и триггер 26 обнулены. По входу кода основани  системы счислени  арифметического блока (Х9) задаетс  двоичный код числа г, по которому устанавливаетс  режим счета узлам 18 и 19 пересчета и выбираетс  область пам ти узла 20 посто нной пам ти, в которой хран тс  экспоненциальные коэффициенты дл  элементарного преобразовани  (отдельно синусы и косинусы дл  выбранного г) ,

По низкому логическому уровню сигнала записи/считывани , поступающему по входу арифметического блока 3 (Х6), в узел 15 буферной пам ти по адресу с выхода первого узла 18 пересчета записываютс  с выхрда умножител  14 комплексных чисел первые г произведений операндов, извлеченных из блока оперативной пам ти, и соответствующих им экспоненциальных множителей, извлеченных из блока 2 посто нной пам ти. При низком логическом уровне сигнала записи/считывани  на тактовый вход первого узла 18 пересчета по первому тактовому входу Х7 через второй элемент И 23 и элемент ИЛИ 24 подаютс  тактовые импульсы с второго выхода генератора 10 синхроимпульсов , В этом случае адресаци  узла 15 буферной пам ти производитс  в такт адресации блока 1 оперативнор пам ти.

При переходе устройства в режим записи в арифметический блок по вхо ду Х6 на управл ющий вход узла 15 буферной пам ти подаетс  высокий логический уровень, в результате чего узел 5 буферной пам ти переходит в режим считывани . Этим же Зфовнем открываетс  первый элемент И 21, через который на вход формировател  25 ,1злительности импульсов г.1Одаютс  тактовые импульсы по входу Х7 с второго выхода генератора 0 синхроимпульсов, Н  выходе триггера 26 по заднему фронту первого же короткого импульса с выхода фор1 шрова тел  25 формируетс  высокий логический уровень, разрешаю|ций прохождение на тактовшй вход первого узла

18пересчета по raTOpobfy входу синх- роиизагдаи Х8 арифметического блока

5 через третий элемент И 22 и элемент ИЛИ 24 тактовых импульсов с первого выхода генератора 10 синхроимпульсов, I

По первому тактовому импульсу

10 первый узел 3 пересчета формирует код адреса сом{ожителей первого произведени , хран щегос  в узлах 20 посто нной пам ти и 15 буферной пам ти . Оба комплексных числа пере )5 множаютс  в умножителе 16 комплексных чисел арифметического блока. Полученное произведение сумтмируетс  в накапливающем сумматоре комплекс- чисел с ранее накопленной инфор20 мадией (на первом такте с нулевой информацией),

Эта процедура повтор етс  г раз, после чего накопленна  в накапливающем сумматоре 17 комплексных чисел

25 информаци  по выходу У2 записываетс  в блок 1 оперативной пам ти на место ранее извлеченного первого операнда, сигнал переноса с второго выхода первого узла 8 пересчета обнул ет на30 капливающий сумматор i 7 комплексных чисел и приращивает на единицу содер- лсимоё узла 19 пересчета, Арифмети- блок переходит к вычислению следующего нового операнда дл  блока

35 3 оперативной пам ти.

После вычислени  и занесени  в блок 1 оперативной пам ти г операндов по сигналу переноса второго узла

19пересчета, поступающему на такто- 40 вый вход триггера 26р в триггер запи

сьпзаетс  нулева  информаци , в результате чего арифметический блок подготавливаетс  к приему новых г произведений и ви -гиспению очередных 45 операндов дл  (5.тюкс; оперативной пам ти ,

Claims (1)

1. Формула изобретени 

   50Устройство д51Я -рсзлизации быстрых

   преобразований в базисах дискретных ортогональных функций, содержащее блок оперативной пам ти, блок посто нной пам ти, группу коммутаторовц

   первый и второй регистры сдвига, счетчик итерагши, коммутатор, группу элементов И, генератор синхроим - nyjibcoB, причем группа адресных входов блока оперативной пам ти соединена с выходами коммутаторов группы , к управл ющим входам которых подключен информационный выход первого регистра сдвига, тактовый вход которого соединен со счетным входом счетчика итераций и с выходом коммутатора , группа управл ющих входов коммутатора подключена к выходам элемен- тов И группы, первые входы которых соединены с информационными выходами счетчика итераций, вторые входы элементов И группы объединены и  вл ютс  первым входом задании режима устройства , вход кода сдвига первого регистра сдвига подключен к второму входу задани  режима устройства, входы кода сдвига второго регистра сдвига подключены к выходу регистра итераций, отличающе ес  тем, что, с целью расширени  функциональных возможностей устройства за счет вычислени  быстрых преобразований в базисах дискретных ортогональных функций по произвольному основанию, в него введены сумматор, регистр хранени , умножитель комплексных чисел, пересчетный блок, арифметический блок, который содержит узел буферной пам ти, умножитель комплексных чисел, накапливающий сумматор комплексных чисел, первый и второй узлы пересчета, узел посто нной пам ти, первый, второй и третий элементы И, элемент ИЛИ, формирователь длительности импульсов, триггер, причем информационный вход узла буферной пам ти соединен с выходом умножител  комплексных чисел, выход узла буферной пам ти соединен с первым входом умножител  комплексных чисел арифметического блока, второй вход умножител  комплексных чисел арифметического блока соединен с выходом узла посто нной пам ти.

   перва  группа адресных входов которо- 45 формациоНные выходы пересчетного го соединена с входами коэффициента блока подключаютс  к информационным

   входам коммутаторов группы и второго регистра сдвига, выходы переноса пепересчета первого и второго узлов пересчета и подключена к входам за- Дани  основани  системы счислени  устройства, первый вход первого эле- 50 формационкым входам коммутатора, .мента И соединен с входом записи/счи- входы коэффициента пересчета перересчетного блока подключаютс  к интывани  узла буферной пам ти, с инверсным входом второго элемента И и подключен к первому выходу пересчетного блока, выходы второго и третьего элементов И соединены соответственно с первым и вторым входами элемента ИЛИ, выход которого соединен со счетным входом первого

   О

   0

   узла пересчета и с входом сиихрони- накапливающего сумматора комп- шексных чисел, выход переполнени  первого узла пересчета подключен к входу обнулени  накапливающего сумматора комплексных чисел и счетному, входу второго узла пересчета, выход переполнени  которого соединен с входом синхронизации триггера, выход триггера подключен к первому входу третьего элемента И, второй вход которого подключен к первому выходу генератора синхроимпульсов, второй вход -первого и пр мой вход второго

   5 элементов И подключены к втopo y выходу генератора синхроимпульсов, выход первого элемента И подключен к входу форг-шровател  длительности импульсов, выход которого соединен с входом установки в 1 триггера, Информационный вход триггера подключен к входу нулевого потенциала устройства , информационные выходы первого узла пересчета подключены к адресным входам узла буферной пам ти и к второй группе адресных входов узла посто нной пам ти, информационные выходы второго узла пересчета соединены с третьей группой адресных входов узла посто нной пам ти, выход умножител  комплексных чисел арифметического блока соединен с информационным входом накапливающего сумматора комплексных чисел, выход которо5 го подключен к информационному входу блока оперативной пам ти и к выходу устройства, вход синхронизации регистра хранени  и счетный вход пересчетного блока подключены к второму выходу генератора синхроимпульсов, вход обнулени  регистра хранени  и вход записи/считывани  блока оперативной пам ти подключены к управл ющему входу пересчетного блока, ин5

   0

   0

   формационкым входам коммутатора, входы коэффициента пересчета перересчетного блока подключаютс  к инсчетного блока, входы основани  системы счислени  сумматора и перва  группа адресных входов блока посто- НИНОЙ пам ти подключены к входам задани  основани  системы счислени  устройства, втора  группа адресных входов блока посто нной пам ти и входы первого слагаемого сумматора сое13129

   динены с выходами регистра хранегги . информационный вход которого подключен к выходу сумматора, вход второг о слагаемого которого соединен с выходом второго сдвига, управ- д ющий вход умножител  комплексных чисел  вл етс  третьим входом задани  режима устройства, причем пересчетный блок содержит счетный триггер и п пересчетных узлов, каждый из которых содержит счетчик, группу сумматоров по модулю два, элемент И1Ш,, причем информационный выход  вл етс  информационным выходом пе-- ресчетного узла, первые входы сумматоров по модулю два группы подключены к информационным выходам счетчика , входы коэффициента пересчета пересчетного узла подключень к вторым входам сумматоров по модулю два группы , выходы которых подключены к входам элемента ИЛИ, инверсный выход которого соединен с .входом обнулени  счетчика и с выходом переноса переи

   /IV

   1

   Z

   5 1А

   счетного узла, счетный вход счетчика  вл етс  счетным входом пересчетного узла, счетный вход первого пересчетного узла сое.динен со счетным

   входом пересчетного блока, выход переноса первого пересчетного узла подключен к входу счетного триггера, выход которого соединен с управл ющим выходом пересчетного блока и со счетным входом второго пересчетного узлар выходы переноса пересчетных узлов, начина  с второго, соединены соответственно с выходами переносов пересчетного блока, причем выход переноса i-ro пересчетного узла () соединен со счетным входом (i+l)-ro пересчетного узла, информационные выходы всех пересчетных узлов  вл ютс  информационными выходами пересчетного блока, входы коэффициентов пересчета всех пересчетных узлов подключены к входам коэффициента пересчета пересчетного блока .

   /V

   4N ж ж

   У/

   V

   П

   t

   7R Ж

   /J

   х/

   //

   /

   Х2

   хз

   т

   И

   т

   (и. г.Ц

   Фи2 5