SU1405073A1 - Устройство дл решени системы линейных алгебраических уравнений - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  решени  систем линейных алгебраических уравнений. Цель изобретени  - повышение быстродейст ВИЯ устройства. Поставленна  цель достигаетс  тем, что устройство со- блок 1 пам ти, первый сумма-. тор 2, регистр 3, блок 4 управлени , второй сумматор 5, р мультиплексоров 6, где р - разр дность представлени  информации, р сдвигающих регистров 7, р групп по N блоков 8 пам ти, где N - пор док системы уравнений, группу из р сумматоров 9. 1 з.п. ф- лы, 5 йл., 2 табл.

Description

ttr-Hm

(Л

с

«а.т

4 о

О1

о

со

Изобретение относитс  к вычислительной технике и может быть использовано дл  решени  систем линейных алгебраических уравнений

A(t).5c-y(t); |A(t)|/0;

telo,Tl,(1)

матрица типа тепли- цевых, составленна  из численно опреде- л емых коэффициенто

где A(t)-{nvn) A (t) lla;.

ao(t)a.,(t).,.a,.|(t) a,(t)ao{t),,.a2-h{t).

;(t) 25

30

35

an,i(t)a.5(t),..aj,(t)

(2)

y(t) - вектор-столбец с заданными компонентами y(t):Cyi(t), 20 y2{-t),...,yp{t() вектор неизвестных x(t)Cxi(t(),

Xi(t),..,,Xf,(t) .

Предполагаетс , что .a(j и y-Ct) измен ютс  во времени дискретно, че- рез некоторые промежутки времени Лto и 4t, причем dt «4tot.

Цель изобретени  - довышение быстродействи  устройства,

.На фиг. 1 дриведена функциональна  схема устройства; на фиг„ 2 и 3 - схема блока управлени } на фиг. 4 состо ние сдвигающих регистров в процессе вычислени ; на фиг. 5 - алгоритм работы устройства. Устройство содержит блок 1 пам - ти, первый сумматор 2, регистр 3, блок 4 управлени , второй сумматор 5, р мультиплексоров 6, р сдвигающих ре-дд гистров 7, р групп по Ы блоков 8 пам ти , группу изр сумматоров 9. Блок. 4 управлени  содержит первый регистр 10, первый 11 и второй 12 счетчики, второй регистр 13, триггер 14, пер- 45 вый 15 и второй 16 дешифраторы, сумматор 17э третий дешифратор 18, пер- вьй 19, второй 20, третий 21, четвертый 22, п тый 23, шестой 24, седьмой 25, восьмой 26 и дев тый 27 элементы И, первтлй 28, второй 29, третий 30 и четвертый 31 элементь НЕ, элемент 32 задержки, группа из И элементов И 33, элемент ЧЙ-ИЛИ 34.

Блок 1 пам ти имеет разр дность р и емкость N слов, необходимую дл  хранени  заданного массива значений у, Сумматор 2 служит дл  формировани  результата вычислений неизвестных х.

50

Q

5

0

5

0

д 5

0

как разности между значением у и суммами слагаемых выражений.

Регистр 3 представл ет р-разр д- ный регистр дл  хранени  текущего результата вычислений х..

Сумматор 5 суммирует числа, представл ющие суммы коэффициентов, вычисленные в каждом канале обработки информации.

Регистр 7 предназначен дл  хранени  и сдвига вычисл емых и вычисленных ранее компонент вектора и имеет количество разр дов, не меньшее числа коэффициентов a.j.

Блоки 8 пам ти предназначены дл  хранени  сумм слагаемых. Его разр дность определ етс  требуемой точностью вычислений и может быть различной в зависимости от границ области значений коэффициентов а,- . Адрес  чейки, к которой происходит обращение , определ етс  кодом, наход щимс  в соответствующих триггерах регистра 7.

Сумматор 9 предназначен дл  суммировани  чисел, считьшаемых с блоков 8 пам ти суммы коэффициентов.

Регистр 10 хранит код выполн емой микрооперации. Счетчик 11 формирует: код адреса того блока, в который осуществл етс  запись сумм коэффициен- тов. Регистр 13 хранит код требуемого числа циклов вычислений. Триггер 14 формирует признак зан тости устройства . Дешифратор 15 формирует сигнал вьтолн емой микрооперации. Дешифратор 16 формирует сигнал выбора : блоков 8 пам ти при вводе суммы коэф-. фициентов. Сумматор 17 определ ет количество невыполненных циклов итераций Дещифратор 18 формирует признак равенства кодов, хран щихс  в счетчике циклов и регистре циклов,

Рещение системы уравнений {1) ос- .новано на итерационном методе Гаус- са-Зейдел 

N

ах ..)

1 т

-

- L

а,., - J-.1 -I J

W1

,

где i

(3)

пор дковый номер компоненты вектора х (он же пор дковый номер уравнени  в системе);

j - индекс суммировани ;

N - число уравнений в системе, совпадающее с размерностью вектора х.

С учетом характера матрицы (2) процесс (З) можно представить в виде

()

. Х

I

i-1

И

Сл)) ГТ W+i)v

- p-lf- i-; i

а„

5 1

4j-i

КХ

())

W- J У,-

или

1-1

HL J-ry а a

. Н J

(-J)

J

Xi() в двоичном

Н.

j

2-X ,.

и

де р - разр дность двоичных чисел; значение разр дов в двоичном представлении. Обозначив

U)

-,.1)

а , . X ., 1-J Jf

(7)

имеют

W-1

i-1

2(Z:q7r -b

.п -) )

t:0

и

).

Слагаемые каждой из двух сумм, наход щихс  в (8), могут быть сгруппированы по d членов (значение о определ етс  количеством адресных входов в блоках пам ти). Общее число таких групп равно N1/2, где N - число коэффициентов (Nl 2N-1). С учетом того, что переменные q принимают значение О при х и a, при

x.j l может быть вычислена сумма У слагаемых дп  любого из 2 возможных кодов в группе. Вычислени  всех 2 сумм в каждой группе производитс  вне устройства (например, на универсальной ЭВМ), а результаты вычислений дл  всех возможных кодов вводить в блоки 8 пам ти сумм коэффициентов.

В этом случае х; можно вычислить

как

(

М,Ы

В. о

2 5lQ,+x(f, (9)

С- 5

S«i

где

5о

e.s

ijf

J (S-l)ofM

(10)

10

15

20

25

30

35

Вычисление Xj по формуле (9) реализуетс  путем считывани  кодов Qj из соответствующих  чеек блоков 8 пам ти , определ емых кодом текущего приближени  в сдвигающих регистрах 7, : формировани  с помощью сумматора 9 ; сумм QJ в каждом разр де, суммировани  в сумматорах 5 значений, полученных в сумматорах 9, считьшани  величин Sy /BO и соответствующих блоков пам ти и формировани  результатов вычислени  с помощью сумматора 2.

В результате выполнени  требуемого количества тактов вычислений, определ емого числом разр дов в регистр 7, в последних записаны результаты вычислений неизвестных х-; на ()-й итерации. После выполнени  необходи-; мого числа итераций, определ емого загруженными в блок 4 управлени  дан ными, в регистрах 7 сформирован рее, зультат рещени  системы уравнений.

Таким образом, в устройстве вычислени  неизвестных могут быть выполнены в одном такте с помощыо та- ких действий, как загрузка, сдвиг выборка по адресу и суммирование.

Реализаци  конкретного алгоритма вычислений основана на выполнении определенных операций, представленных : в табл. 1, и анализе формируемых в устройстве логических условий, приведенных в табл. 2.

Таблица 1

45

50

вкв

внп

Ввод приз нака окончани  вычислений

Ввод начального приближени 

010

100

ЗКФ

Запись коэффициентов 101

Продолжение табл. 1

Таблица2

Мнемоническое обозначение

Логическое условие

СЧИ-М1 Код счетчика ше или равен

СЧИ-М2 . Код счетчика вен М2

СЧИ-0 Код счетчика индекса равен О

СЧБ-МЗ Код счетчика адреса блоков 8 пам ти суммы коэффициентов равен,МЗ

СЧЦ-Р15 Выполненное число циклов вычислений равно числу, записанному в регистре Р13

Примечание. Ml - число коэффициентов aj.j, М2 - число разр дов в регистрах 7, МЗ - число блоков 8 пам ти суммы коэффициентов, Р15 - число итерационных циклов, заданное загружаемыми в регистр 13 данными.

На архитектурном уровне содержание операций состоит в следующем.

Ожидание. Никакие операции не выполн ютс .

Сброс. Блок 4 управлени  устанавливаетс  в исходное положение,

Ввод начального приближени . Операци  заключаетс  в записи в регистры 7 данных, додаваемых на входы устройства Bl.l-Bl.m.

Ввод дризнака окончани  вычисле- Одераци  состоит во вводе данных с входов В1.1-В1,т в блок 4 управлени  (количество итераций вычислений ).

Запись коэффициентов. Осущестний

вл етс  после операций Еброс и

14050736

Ввод начального приближени . В результате в регистры 7 записываетс  информаци  об адресах  чеек блоков В пам ти суммы коэффициентов. При поступлении на входы ВЗ, В4 и В5 кода 101 (код операции Запись коэффициентов ) и на вход В9 импульса занесени  код операции записываетс  в - 10 устройство (блок 4) и производитс  дешифраци  кода операции 101. Соответственно выбираетс  в каждом канале только один блок 8 пам ти суммы коэффициентов. При поступлении на

15 вход В6 импульса тактовой частоты информаци  о записываемой сумме коэф .- фициентов с входов В1,.1.т заиндекса боль- носитс  в один из выбранных блоков 8 Mlпам ти суммы коэффициентов. После

20 записи информации в выбранную  чейку индекса ра- блоком 4 управлени  активизируетс  друга  цепь и информаци  с входов Bl.l-Bl.m записываетс  по тому же адресу, определ емому соответствующим

25 кодом регистра 7, но в другой блок В пам ти суммы коэффициентов. Дл  за- .писи суммы коэффициентов в другую  чейку снова вьшолн етс  операци  Ввод начального приближени , в ре30 зультате которой в регистрах 7 записан адрес новой  чейки.

Ввод правой части. Операци  . состоит в записи данных в блок 1 пам ти , которые поступают на его первый вход. Дл  этого блок 4 управлени  формирует стробирующие импульсу, поступающие на вход чтени  блока 1 пам ти.

Счет, Вьшолнению операции обыч40 но предшествует вьшолнение операций Запись коэффициентов, Запись начального приближени  и Ввод правой части. При поступлении кода опера- : ции Счет на соответствующем выходе

45  блока 4 управлени  формируетс  импульс , по которому результат, сформированный на выходе сумматора 2, записываетс  в регистр 3. На выходе сумматора 2 при этом формируетс  раз50 ность значени  правой части, поступающей с блока 1 пам ти, и значени , сформированного сумматором 5. Результат на выходе равен сумме слага- емыхр считываемых с сумматора 9, ко55 торые суммируют числа, поступающие с выходов блоков 8 пам ти сумм коэффициентов и определ емые кодом, наход щимс  в соответствующих регистрах 7,

35

Далее информаци  в регистре 7 сдвигаетс  на один разр д а в первый триггер регистра 7 записываетс  результат, хран щийс  в соответствующем триггере регистра 3,

В каждый последующий такт вьтолн ютс  аналогичные операции, в первые разр ды регистра 7 записываютс  новые вычисленные значени  х. После выполнени  Ml сдвигов блок 4 управлени  формирует сигнал блокировки записи информации в регистры 7, в результате чего в регистр 7 записываютс  0. Если вьшолн емый итерационный цикл последний, блок 4 управлени  на выводе В7 формирует признак последнего цикла. В конце последнего цикла триггер Работа переводитс  в нулевое состо ние.

Работа блока 4 управлени  определ етс  содержанием операций, приве- .денных в табл. 1. Выполнение каждой операции начинаетс  после по влени  на выходе В9 сигнала Занесение, в результате которого информаци  с входов В1.1-В1.т оказываетс  занесенной в регистр 10 (фиг. 2). При записи в регистр 10 кодов операции, которые вьтолн ютс  более чем за оди такт (коды 100-111), триггер 14 Работа устанавливаетс  в 1 с помощью элемента И 27. Далее выполнение операций происходит следуюшр м образом .

Сброс, Осуществл етс  сброс счетчика 11 кодом адреса блока 8 пам ти счетчика 12 и триггера 14.

Ожидание. Импульсы тактовой частоты на выходах элементов 26, 23 и 32 не формируютс , так как блокируютс  сигналами с выходов элемента 19 и дешифратора 15.

Ввод начального приближени , При этой мнкроопер ации сигнал с со- ответствзтощего выхода дешифратора 15 подаетс  на управл ющие входы мультиплексоров 6, а сигналы тактовой частоты с выхода элемента 26 подаютс  на вход регистров 7.

Запись коэффициентов. На выходе элемента 29 формируетс  сигнал, который подаетс  на блоки 8 пам ти в качестве признака записи. Запись осуществл етс  в блок 8, адрес кото- рого определ етс  кодом в счетчике 11 .

Ввод правой части. Сигнал с выхода дешифратора 15 через элемент

НЕ 29 поступает на вход элемента И 23,-на выходе которого формируетс  сигнал записи правой части в блок 1 пам ти.

Ввод признака окончани  вычислений .Информаци  с входов В1.1-В1.т записываетс  в регистр 13.

Счет. В каждый период тактовой частоты на выходе элемента 32 задержки формируетс  импульс, задержанный на врем  установлени  сигналов на сумматорах 5 и 9. При записи в ре- гистр 10 кода операции 111 все блоки 8 пам ти суммы коэффициентов оказываютс  выбранными. В каждьй период тактовой частоты формируютс  также сигналы на выходе элемента 26, обеспечивающие запись информации из ре- : гистра 3 в регистры 7 и увеличивающие код счетчика Г2 на единицу ,

При формировании в счетчике кода Ml элемент И 22 формирует сигнал бло-г кировки записи информации в регистре 7. При поступлении последующих тактовых импульсов в регистрах. эапи- сываютс  нули. При равенстве значений кодов счетчика циклов и регистра 13 на выходе сумматора 17 формируетс  код, равный 0. При этом на нулевом выходе дещифратора 18 форьдаруетс  признак последнего цикла,

В нулевом такте регистра 7 наход тс  начальное приближение и вычис л етс  первое итерационное приближение х,. В первом такте начальное . приближение сдвигаетс  на один разр д вправо и в первьй разр д регистра 7 i записываетс  на один разр д вправо, ; и в первый разр д регистра 7 эаписы- ваетс  вычисленное значение х,, В п-м такте в первый разр д ааписывает-г с  вычисленное значение х,. Итерационный цикл завершаетс  после 2N сдвиг гов, в результате которых данные вЫ-; числений занимают исходное положение дл  выполнени  следукнцёй итерации, Состо ние устройства в процессе вычислений может характеризоватьс  кодами , хран щимис : в триггере Работа , в счетчике выбранных блоков пам ти суммы коэффициентов, в триггерах регистров 7, соответствующих раз-- р дам адреса  чейки пам ти суммы коэффициентов при выполнении микрооперации Ввод коэффициентов.

Загрузка кодов сумм коэффициентов в блоки 8 пам ти и решение системы уравнений иллюстрируетс  блок-схемой

914

алгоритма работы устройства (фиг.5). Цифрами и соответствующей мнемоникой обозначены следующие действи  и логические услови : 35 - Сброс, в ре- зульт ате которого блок 4 управлени  устанавливаетс  в исходное положение; 36 - Ввод начального приближени , в результате чего в регистры 7 записываютс  адреса  чеек блоков 8 пам - ти,суммы коэффициентов (в последующем в эти  чейки записываютс  коды сумм коэффициентов); 37 - анализ логичес

73

10

54 - формирование сигнала Признак последнего цикла равен О,

При необходимости решени  системы (1) дл  следующего момента времени указанньй процесс повтор етс , В случае, когда измен етс  только права  часть у, а значени  , остаютс  прежними, необходимость в процедурах вычислени  и загрузки коэффициентов отпадает.

Claims (1)

1. Устройство дл  решени  системы линейных алгебраических уравнений, содержащее блок пам ти, первый.сумматор , регистр, блок управлени , при- чем первьш, второй и третий входы

0 кода операций и вход синхронизации устройства подключены соответственно к первому, второму, третьему входам режима и входу синхронизации блока у травлени , вход признака занесени 

5 кода одерации устройства подключен к четвертому входу режима блока уп- -равлени , с первого по ртй входы сво бодных членов устройства, где р - разр дность представлени  информации

0 подключены соответственно к первому по р-й информационным входам блока пам ти, выход которого подключен к первому информационному входу первого сумматора, выход которого подключен ,

5 к информационному входу регистра,

вход записи которого подключен к первому выходу блока управлени , с первого по р-й йыходы регистра подключе ны соответственно к первому по р-й ;

0 информационным выходам устройства, отличающеес  тем, что,с целью повьшени  быстродействи  устройства , в него введено р мультиплексоров , р сдвигающих регистров, груп5 па из р сумматоров, второй сумматор ИР групп по N блоков пам ти, где Ш - пор док системы уравненийj при этом входы с первого по р-й свободных членов устройства подключены

0 соответственно к первым информационным входам с первого по р-й мультиплексоров , с первого по р-й выходы регистра подключены соответственно к вторым информационным входам с пер55 вого по р-й мультиплексоров, выходы которых подключены соответственно к информационным входам с первого по р-й сдвигающих регистров, второй выход блока управлени  подключен к управл ющим входам с первого по р-й мультиплексоров, трет11й выход блока управлени  подключен к вторым управл ющим входам с первого по р-й мультиплексоров, четвертый выход блока управлени  подключен к входу чтени  блока пам ти, п тьй выход блока управлени  подключен к входам сдвига

С первого по р-й сдвигающих регистров , шестой выход блока управлени  подключен к входам чтени  (записи) с первого по К-й блоков пам ти с первой по р групп, с первого по р-й входы режима группы блока управлени  подключены соответственно к входам с первого по р-й свободных членов стройства, седьмой и восьмой выходы блока управлени  подключены соответственно к выходу признака зан тости устройства и выходу признака последнего цикла устройства, а-й выход, где ,...,N, Ъ-го сдвигающего регистра , где ,...,р, подключен к адресному входу а-го блока пам ти -й группы, выход которого подключен к а-му информационному входу Ъ-го сумматора группы, выход которого подключен к Ъ-му информационному входу второго сумматора, выход которого одключен к второму информационному

входу, первого сумматора, а-й выход группы блока управлени  подключен к синхровходам а-х блоков пам ти с дер- вой по р-Ю групп. :

2, Устройство по п. 1, отличающеес  тем, что блок управлени  содержит два регистра, три дешифратора, два счетчика, сумматор, триггер, дев ть элементов И, четыре элемента НЕ, элемент задержки, элемент 4И-ИПИ и группу из N элементов И, причем первый, второй и третий входы режима блока управлени  подключены соответственно к информациЪн- ным входам с первого по третий первого регистра, четвертый вход режима блока управлени  подключен к синхро- входу первого регистра, выход которого подключен к входу первого дещиф- ратора, первьй выход которого подключен к первому входу первого элемента И и первому входу второго элемента И, второй выход первого дешифратора подключен к второму входу первого элемента И, третий выход первого дешифратора подключен к входу записи считывани  второго регистра,к третьему входу первого элемента И,

0

5

0

0

четвертьш выход первого дешифратора подключен к первому входу третьего элемента И, п тый выход первого дешифратора подключен к входу первого элемента НЕ, третьему выходу блока управлени  и первому входу четвертого элемента И, шестой выход первого дешифратора подключен к входу второго элемента НЕ, седьмой выход первого дешифратора подключен к входу третьего элемента НЕ, к первому входу п того элемента И, восьмой выход первого дешифратора подключен к первому

5 входу шестого элемента И, первому входу седьмого элемента И, второму входу третьего элемента И и первым входам элементов И группы, вход синхронизации блока управлени  подключен к второму входу шестого элемента И, первому входу восьмого элемента И, второму входу п того элемента И, синхровходу второго дешифратора, второму входу седьмого элемента И, входу синхронизации второго регистра и второму входу второго элемента И, выход которого подключен к входам установки в О первого и второго счетчиков, выходы с первого по (N- -I)-й второго дешифратора подключены к вторым входам соответственно элементов И с первого .по (К-1)-й группы, К-й выход второго дешифратора подключен к второму входу N-ro

(- элемента И группы и-третьему входу третьего элемента И, выход которого подключен к первому входу элемента 4И-ИЛИ, инверсный выход которого подключен к входу четвертого элемента

Q HE, выход которого подключен к входу . установки в О триггера, выход котог- рого подключен к седьмому выходу блока управлени , выход первого элементй И подключен к второму входу восьмого

g элемента И, инверсный выход которого подключен к входу элемента задержки, п тому выходу блока управлени  и : счетному входу второго счетчика, вы- ход элемента задержки подключен к первому выходу блока управлени  и первому входу дев того элемента И, инверсный выход которого подключен к информационному входу триггера, выход четвертого элемента И подключен к

с второму выходу блока управлени , ин- версньй выход п того элемента И подключен к четвертому выходу блока управлени  и второму входу дев того элемента И, выход седьмого элемента И

подключен к счетному входу первого счетчика, выход которого подключен к информаи;ионному входу второго дешифратора ,, выход первого элемента НЕ подклютген к второму входу элемента 4И-ИЛИ выход второго элемента НЕ подключен к шестому выходу блока управлени , выход третьего элемента НЕ подключен к третьему входу элемента 4И-ИЛИ выход шестого элемента И подключен к четвертому входу элемента 4И-ИЛИ, выходы элементов И с первого по N-й группы подключены соответственно к выходам с первого по N-й группы блока управлени , входы режима с первого по р-й группы которого

подключены к информационным входам соответственно с первого по р-й второго регистра, выход которого подключен к первому информационному входу сумматора, выход которого подключен к входу третьего дешифратора, выход которого подключен к восьмому выходу блока управлени  и п тому входу элемента 4И-ИЛИ, первый и второй выходы второго счетчика подключены соответственно к второму входу четвертого элемента И и второму информационному входу сумматора, третий выход второго счетчика подключен к шестому, седьмому , восьмому и дев тому входам элемента Аи-ипи.

Фиг г