SU1111173A1 - Устройство управлени дл процессора быстрого преобразовани Фурье - Google Patents

Abstract

УСТРОЙСТВО УПРАВЛЕНИЯ ДЛЯ ПРОЦЕССОРА БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ, содержащее генератор тактовых импульсов, выход которого  вл етс  выходом синхронизации устройства и подключен к тактовому входу счетчи- ка , вькод i -го (т- Г,,. 2,3) разр да которого соединен с первым входом g-ro ( 1 ,п-2) элемента И группы, выход которого соединен с j-ым входом первого коммутатора кода, выход которого  вл етс  первым адресным выходом устройства, выходтп-го разр да счетчика соединен с последовательным входом первого сдвигового регистра, выход -го разр да которого подключен к второму вхоДу j-го элемента И группы, выход первого разр да счетчика соединен с управл ющим входом первого коммутатора кода, а выход второго коммутатора кода  вл етс  вторым адресным выходом устройства , о т л и ч а- ю щ е е с   тем, что, сцелью повышени  быстродействи ., в него введены второй сдвиговый регистр , два элемента ИСКЛЮЧАЩЕЕ ИЛИ, два элемента И и триггер режима, выход которого соединен с первым входом первого элемента ИСКЛЮЧАЭДЕЕ ИЛИ, второй вход которого объединен с управл ющим входом второго сдвигового регистра и подключен к йыходу второго элемента ИСКЛЮЧАЮЩЕЕ ,ШШ, первый вход которого соединен с выходом второго разр да счетчика, выход третьего разр да которого  вл етс  выходом управлени  записью-считыванием устройства и подключен к второму входу второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, вход триггера режима соединен с выходомm-го разр да счетчика, выход v-го ( г. 1,V), i 2,3) разр ди которого под (Л ключен к входу 3-го (,m-2) разр да второго сдвигового регистра, выход -го разр да которого соединен с V.-M входом второго коммутатора кода, управл ющий вход которого подключен к выходу первого элемента И, первый 1 вход которого соединен с выходом второго элемента И, второй вход -которого подключен к-последовательному ; выходу первого сдвигового регистра, второй вход первого элемента И объе | со динен с тактовым входом счетчика, выход второго разр да которого  вл етс  выходом режима работы устройства , последовательный выход второго сдвигового регистра подключен к последовательному входу второго сдвигового регистра, выход первого элемента ИСКГИОЧАЩЕЕ ШШ  вл етс  третьим адресным выходом устройства, а первый вход второго элемента И  вл етс  входом задани  режима устройства.

Description

Устройство относитс  к вычислительной технике, в частности к устройствам , реализующим алгоритмы быс рого преобразовани  Фурье (БПФ), и может быть использовано в многокана ных системах спектрально-коррел цио ной обработки сигналов. Известно устройство дл  реализации БПФ, содержащее посто нную и оп ративную пам ть, арифметический бло и блок управлени  С1 .. Недостатком этого устройства  вл етс  низкое быстродействие, обусловленное несовершенным блоком управлени , не позвол ющим эффективно использовать арифметический блок. Наиболее близким по технической сзпцности к изобретению  вл етс  устройство управлени  дл  процессора БПФ, содержащее счетчик, первую и вторую схемы инверсии кода, второй регистр сдвига, блок элементов И, генератор тактовых импульсов, при этом второй выход генератора тактовы импульсов  вл етс  вторым выходом блока управлени , первый выход генератора тактовых импульсов подключен к входу счетчика, выход последнего разр да которого соединен с входом второго регистра сдвига, выход блока элементов И подключен к первому вход второй схемы инверсии кода, выход которой  вл етс  вторым выходом блока управлени , а выход первой схемы инверсии кода его первым выходом C2J Это устройство позвол ет реализовать безызбыточный алгоритм с прореживанием по времени и с замещением Однако оно сложно по конструкции и не позвол ет повысить быстродействие процессора БПФ из-за неэффективного использовани  арифметического блока, так как не может обрабатывать одновременно несколько массивов данных. Целью изобретени   вл етс  повышение быстродействи . Поставленна  цель достигаетс  тем, что в устройство, управлени  дл  процессора быстрого преобразовани  Фурье, содержащее генератор тактовых импульсов, вькод которого  вл етс  выходом синхронизации устро ства и подключен к тактовому входу счетчика, выход i-го (- 1,т,,3 разр да которого соединен с первым входом -го (,П1-2) элемента И группы, выход которого соединен с -ым входом первого коммутатора кода выход которого  вл етс  первым адрес 32 ным выходом устройства, выход гп-го разр да счетчика соединен с последовательным входом первого сдвигового регистра, выход-j-го разр да которого подключен к второму входу j-го элемента И группы, выход первого разр да счетчика соединен с управл ющим входом первого коммутатора кода, а выход второго коммутатора кода  вл етс  вторым адресным выходом устройства , введены второй сдвиговый регистр , два элемента ИСКЛЮЧАЮЩЕЕ ИЖ, два элемента И и триггер режима, выход которого соединен с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого объединен с управл ющим входом второго сдвигового регистра и подключен к выходу второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход которого соединен с выходом второго разр да счетчика, выход третьего разр да которого  вл етс  выходом управлени  записью-считыванием устройства и подключен к второму входу второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, вход триггера режима соединен с выходом m -го разр да счетчика, выход 1.-ГО (г 1,vn,г 2,3) разр да которого подключен к входу -го Q 1 ,-2) разр да второго сдвигового регистра, выход -го разр да которого соединен с j-м входом второго коммутатора кода, управл ющий вход которого подключен к вькоду первого элемента И, первый вход которого соединен с выходом второго элемента И, второй вход которого подключен к последова- . тельному выходу первого сдвигового регистра, второй вход первого элемента И объединен с тактовым входом счетчика, выход второго разр да кото рого  вл етс  выходом режима работы устройства, последовательньй выход второго сдвигового регистра,подключен к последовательному входу второго сдвигового регистра, выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ  вл етс  третьим адресным выходом устройства, а первый вход второго элемента И  вл етс  входом задани  режима устройства . Сущностью изобретени   вл етс  изменение устройства управлени  процессором БПФ, что позвол ет реализовать более эффективный алгоритм вычислений . Применение известного устройства позвол ет реализовать безызбыточный алгоритм БПФ с прореживанием 31 по времени, т.е. дает возможность проводить обработку одновременно Двух действительных массивов данных. Однако существует р д задач, в частности задачи обнаружени  и слежени  за цел ми в гидроакустике, когда воз никает необходимость в одновременной обработке трех и более действительных массивов данных. Известные устройства не могут решить эти задачи, в то врем  как предлагаемое устроит ство позвол ет проводить одновременную обработку двух комплексных или четырех действительных массивов даиных . На фиг.1 приведен граф реализован ного алгоритма дл  16-точечной после довательности данных (движение по графу слева направо соответствует вьшолнению алгоритма с прореживанием по частоте, а движение справа налево алгоритма с прор сиванием по времена дл  перво1 о случа  номера векторов поворота указаны без скобок)-на фиг.2 - блок-схема устройства управлени  процессора БПФ; на фиг.З функциональна  схема устройства управлени . . Устройство содержит оперативную пам ть 1, арифметический блок 2, посто нную пам ть 3, устройство управлени  4 (фиг.2), счетчик.5, сдвиговый регистр 6, группу элементов И 7 сдвиговый регистр 8, коммутатор кода 9, элементы ИСКЛЮЧАЩЕЕ ИЛИ 10 и 11, триггер режима 12, генератор такто- вых импулЬсов 13, коммутатор кода 14, элементы И 15 и 16 (фиг.З). Процессор БПФ работает в двух режимах: обработка двух комплексных последовательностей данных; обработка четьфех действительных последовательностей данных. Режим работы процессора задаетс  потенциалом на входе устройства XI. О соответствует обработПотенциал 1 - четьфех ке двух, а потенциал массивов данных. Реашм 1 - обработка двух комплекс ных последовательностей данных. В оперативную пам ть 1, котора  разбита на две половины, записываютс исходные данные таким образом, что в первую половину пам ти 1 данные занос тс  в двоично-инверсном пор дке , а во вторую половину - в пр мом пор дке. В посто нной пам ти 3 записаны значени  векторов поворота, 34 которые выбираютс  из пам ти по кодам адресЬв, формируемых устройством управлени  4, и занос тс  в арифметический блок на обработку. Работу устройства по сн ет граф, приведенный на фиг.1. Над первой частью пам ти 1 (Выполн етс  алгоритм БПФ с прореживанием по времени, над второй - с прореживанием по частоте. Процессор работает следующим образом . По ко ам адресов, вырабатываемых устройством управлени  4, из первой части пам ти 1 выбираютс  операнды и занос тс  на обработку в арифметический блок 2. Начинаетс  обработка двух операндов. За это врем  устройство управлени  4 формирует еще два адреса дл  выбора двух операндов из второй части пам ти 1, которые записываютс  во входные регистры арифметического блока 2. После обработки первой пары операндов устройство уп- равлени  4 формирует коды адресов, . по которым информаци  записьшаетс  во вторую часть пам ти 1, а друга  пара после обработки - на:место выбранной информации из первой половины пам ти, затем снова формируютс  адреса дл  выбора информации из пам ти 1. Так работает устройство на одной итерации БПФ. Как видно из графа, приведенного на фиг.1, пор док выбора операндов на каждой итерации остаетс  неизменным. Кроме того, номера векторов поворота дл  каждой итерации остаютс  одинаковыми дл  алгоритмов БПФ с прореживанием по времени и частоте. Объем обрабатываемых массивов определ ет количество итераций , необходимых дл  вычислени  БПФ. Режим 11 - обработка четырех действительных массивов даиных. В этом случае в процессоре БПФ реализуютс  безызбыточные апгоритмы вычислени  БПФ, когда два действительных массива даниых x(k) и y(k) представл ютс  в виде одного комплексного массива Z(k): Z(k) x(k) + jy(k). Затем производитс  преобразование Фурье комплексных массивов данных, как было рассмотрено ранее. Отличие работы устройства в режимах 1 и 2 заключаетс  в том, что при работе в режиме 2 дл  восстановлени  спектров исходных сигналов х(п) и у(п) на положительных частотах требуетс  дополнительна  итераци . Спектры восстанавливаютс  соглаьно соотношени м: (n) I ReCz(n).+Z(N-n) (n)J I (n)-Z(N-n) (n) 5 (n)+Z(N-n) (n) (n)-Z(N-n). Основньм устройством процессора БПФ, в котором закодирован алгоритм вычислений,  вл етс  устройство упра . лени  4. На первом выходе У1 устройства 4 управлени  формируютс  адреса операндов , выбираемых из пам ти 1. На втором выходе У2 - импульсы синхронизации арифметического блока 2. На третьем выходе УЗ - адреса операндов выбираемых из посто нной пам ти 3. На выходе У4 формируютс  команды дл  режима работы арифметического блока 2, т.е. вьтолн етс  алгоритм БПФ с прореживанием по времени или частоте Импульсы на выходе У5,п том выходе устройства 4 управлени , определ ют часть пам ти 1, откуда выбираетс  информаци , а на шестом вькоде У6 формируютс  импульсы, которые разрешают запись или считывание информации из оперативной пам ти 1. КоммуТа торы кода 9 и 14 представл ют собой набор элементов ИСКЛЮЧАНЩЕЕ ИЛИ, пер вые входы каждого элемента  вл ютс  входом коммутаторов кода, а вторые входы каждого элемента объединены и  вл ютс  вторым входом коммутаторов кода 14 и 9. При подаче на второй вход потенциала О информаци  прохо дит через коммутатор без изменени , а при потенциале 1 инвертируетс . В первый выход счетчика 5 объедин ют с  выходы всех его разр дов, исключа второй и третий разр ды. Выходы счет чика 5 и регистра 8 подключаютс  к группе элементов И 7, таким образом, что входы одного элемента И соединены с выходами равнозначньгх разр дов счетчика 5 и регистра 8. Работу устройства 4 управлени  () по сн ет таблица, на которой показано формирование команд устройством 4 управлени  на последней итерации восьмиточечного БПФ. Устройств 4управлени  работает в двух режимах: обработка двух комплексных последовательностей данных; обработка четырех действительных последовательностей данных. При обработке двух комплексных последовательностей на вход устройства XI (первьш вход второго элемента И 16) подаетс  потенциал О. В исходном состо нии счетчик 5, регистры 6 и В обнулены,триггер режима 12 установлен в нулевое состо ние . На всех выходах устройства 4 управлени  йотенциалы соответствуют уровню О. Элемент И 16 блокирует прохождение информации на второй вход коммутатора 14, на нем устанавливаетс  потенциал О, и через коммутатор 14 информаци  проходит без изменени . Запускаетс  генератор 13, и начинаетс  работа устройства 4 управлени  и процессора в целом. I . Тактовые импульсы поступают на вход счетчика 5, начинаетс  формирование команд дл  выполнени  реализуемого алгоритма БПФ. Информаци  о состо нии разр дов счетчика 5 переписываетс  по входу в регистр 6. Выходы второго и третьего разр дов счетчика 5анализируютс  с помощью элемента 10 ИСКЛЮЧАЩЕЕ ИЛИ. Если состо ние разр дов различное (см.таблицу), формируетс  импульс сдвига информации на один разр д в сторону младших разр дов . Если состо ние разр дов одинаковое , то импульс сдвига не формит руетс . Второй выход сдвигового регистра 6 (выход со стороны младших разр дов) соединен с входом, и при поступлении импульса сдвига с выхода элемента 10 из кода адреса 001 на выходе сдвигового регистра 6 получаетс  код 100, который через коммутатор кода 14 поступает на выход У1 устройства 4 управлени . Одновременно на выходе УЗ формируютс  коды адресов информации, выбираемой из посто нной пам ти 3. Группа элементов И 7 в зависимости от выполн емой итерации БПФ, определ емой состо нием разр дов сдвигового регистра 8, преобразуетинформацию с первого выхода счетчика 5 в коды адресов дл  выбора информации из пам ти 3 (см. таблицу). Выборкой информации из пам ти 3 управл ет младший разр д счетчика 5, подключенный к входу коммутатора 9. О в младшем разр де счетчика с.оот7 ве -ствует выборке значени  косинуса 1 синуса, путем инверсии кода адресов косинуса. Признак части пам ти 1 дл  выбор и записи информации формируетс  с помощью элементов ИСКЛЮЧАЩЕЕ ИЛИ 10 и 11. О на выходе У5 соответст вует обращению к первой половине па м ти 1, а 1 - к второй половине (см.таблицу). Третий разр д счетчик 5 определ ет режим записи или считы вани  информации из оперативной пам ти 1 - выход У6 (см.таблицу, О соответствует считыванию информации 1 - записи). После заполнени  сче чика 5 (вьтолнена итераци  БПФ) 1 последнего разр да счетчика 5 заноситс  со стороны старших разр дов в сдвиговый регистр 8, и начинаетс  следующа  итераци  вычислений. Одно временно с занесением в регистр 8 единицЬ триггер 12 режима мен ет свое состо ние. На каждой нечетной итерации информаци  проходит на выход У5 через элемент 11 без изменекий , а на четных итераци х (на выхо триггера 12 - 1) инвертируетс . Необходимость мен ть адресацию- в за висимости от итерации вычислений обусловливаетс  алгоритмом вычислеНИИ (см. фиг.1), Информаци  на выходе У4 соответствует различным режимам работы ари(| 1етического блок /2. . : I . Арифметический блок 2 работает двух режимах. При потерциале, соответствующем уровню О, на выходе У4 устройства 4 управлени  арифметический блок реализует алгоритм с прореживанием по времени и выполн е операции в соответствии с выражением , Х|, + Yi , а при потенциале 1 на выходе У4 реализуетс  алгоритм с прореживанием по частоте и выполн ютс  операции хг- XI-H Yi , (4) (Xt - Yi)-W p где X-t,Y - операнды на i-ой итерац W - комплексный вектор noiBo- рота. Как видно из приведенного на фиг.1 реализованного алгоритма, на каждой итерации вычислений пор док выбора операндов из оперативной пам ти 1 остаетс .посто нным. Посто нным остаетс  и пор док записи информагщи в пам ть 1 после обработки в арифметическом блоке 2. Следует отметить, , что пор док выбора информации из пам ти 3 при реализации алгоритмов с прореживанием по частоте и по времени совпадает. При обработке четырех действительных массивов данных на вход XI подаетс  потенциал, соответствующий уровню 1. Входные последователь-, ности данных представл ютс  в виде (1), и начинаетс  обработка информации по безызбыточиому алгоритму. Работа устройства 4 управлени  при реализации безызбыточного алгоритма отличаетс  уем, что посЛе завершени  вычислений Требуетс  дополнительна  итераци  дл  восстановлени  спектров сигналов в соответствии с выражени ми (2). Из приведенных соотношений видно, что дл  получени  кода адреса операнда X() необходимо проинвертировать код адреса операнда Х(о) Дл  этого служит коммутатор кода 14, который включаетс  в работу лишь на дополнительной итерации. Единичный потенциал на входе XI разблокирует второй элемент И 16. После завершени  последней итерации вычислений 1 записываетс  в сдвиговый регистр 3, и он полностью заполн етс  единицами. На выходе элемента И 16 устанавливаетс  потенциал 1 и разрешаетс  прох(хкдение информации на второй вход коммутатора кода 14. При подаче на другой вход коммутатора 14 потенциала О на выходе У1 форми руетс  код адреса ХМ а гфи подаче потенциала 1 - код адреса ) X(H-V4). Предлагаемое устройство просто по своей конструкции. Область его применени  расшир етс  за счет возможности одновременной обработки четырех массивов действительных данных.

. Продолжение таблицы

О 8 и 12 2 10 6 Iff I 9 5 13 3 11 7 1

О 1 2 3 5 6 7 В 9 10

ff 12 /J 1f 1

фие1

Фиг.5

Claims (1)

1. УСТРОЙСТВО УПРАВЛЕНИЯ ДЛЯ

   ПРОЦЕССОРА БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ, содержащее генератор тактовых импульсов, выход которого является выходом синхронизации устройства и подключен к тактовому входу счетчи- ка, выход ί -го (τ = 2,3) разряда которого соединен с первым входом 3-го (-j = 1 ,m-2) элемента И группы, выход которого соединен с j-ым входом первого коммутатора кода, выход которого является первым адресным выходом устройства, выходтп-го разряда счетчика соединен с последовательным входом первого сдвигового регистра, выход j-го разряда которого подключен к второму входу j-го элемента И группы, выход первого разряда счетчика соединен с управляющим входом первого коммутатора кода, а выход второго коммутатора кода является вторым адресным выходом устройства, о т л и ч а- ю щ е е с я тем, что, с'целью повышения быстродействия., в него введены второй сдвиговый регистр, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, два элемента И и триггер режима, выход которого соединен с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого объединен с управляющим входом второго сдвигового регистра и подключен к йыходу второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход которого соединен с выходом второго разряда счетчика, выход третьего разряда которого является выходом управления записью-считыванием устройства и подключен к второму входу второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, вход триггера режима соединен с выходом пт-го разряда счетчика, выход г-го (г = g = 1,m, ъ/ 2,3) разряда которого подключен к входу j-го (j=1,m-2) разряда второго сдвигового регистра, выход j-ro разряда которого соединен с(-м входом второго коммутатора кода, управляющий вход которого подключен к выходу первого элемента И, первый 1 вход которого соединен с выходом второго элемента И, второй вход -которого подключен к последовательному : выходу первого сдвигового регистра, второй вход первого элемента И объединен с тактовым входом счетчика, выход второго разряда которого является выходом режима работы устройства, последовательный выход второго сдвигового регистра подключен к последовательному входу второго сдвигового регистра, выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ является третьим адресным выходом устройства, а первый вход второго элемента И является входом задания режима устройства.

   SU .„.1111173