SU1661760A1 - Устройство дл вычислени функции арктангенса - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при проектировании универсальных и специализированных ЭВМ. Целью изобретени   вл етс  повышение точности, которое достигаетс  введением в устройство, содержащее регистр аргумента, два коммутатора, блок пам ти, сумматор и блок синхронизации, четырех групп тристабильных формирователей, двух умножителей и триггера. Точность повышаетс  за счет использовани  иного алгоритма вычислени . 1 ил.

Description

Изобретение относитс  к вычисли- тельной технике и может быть исполь- ,зовано дл  построени  аппаратных подпрограмм в универсальных и специализированных системах.

Целью изобретени   вл етс  повышение точности.

На чертеже представлена блок-схема предлагаемого устройства.

Устройство содержит вход 1 аргу- мента, регистр 2 аргумента, коммутатор 3, блок 4 пам ти, триггер 5, умножители 6 и 7, группы тристабиль- ных формирователей 8.- 11, коммутатор 12, сумматор 13, выход 14, блок 15 синхронизации. Последний содержит счетчик 16, элемент И 17, триггер 18, формирователь 19 управл ющих сигналов и вход 20 тактовой частоты.

Устройство работает в соответствии с алгоритмом

arct8X arctR.fllS arctpiXo+jirctga

|-xQa

где а

Дх

Ах

(1+х)+й.ххс

(Л

i52L 45 (1.д к) Г1(4 а)Я 5 1+flx 2j L

Аналогично дл  величины а

где Ь

1-врЬ

()(Аа7ГГг)(11+а

1+а§

О

а

с&

.

Величины

aretgx можно

-x -Lt- VWe

рассчитать заранее и записать в блоке 4 пам ти. Число разр дов адреса блока 4 пам ти равно т. В качестве адреса используетс  величина х0. Выходное слово содержит Зп разр дов. Перва  группа из п разр дов составл ет первый выход и на нём формируетс  величина arctgx, втора  руппа Тоже содержит п разр дов и на этом выходе формируетс  величина т-Ј, на

0 третьем выходе считываетс  величина

Хо

ТТх|

На вход умножител  6 с второго выхода коммутатора поступает величи-i на Дх. При этом информаци  на этом выходе формируетс  следующим образом. Общее число разр дов равно п. Первые старшие m разр дов обнулены. Следующие m разр дов подключаютс  коммутатором ко второй группе выходов регистра и последние (п-2п) разр дов подключаютс  к третьей группе выходов регистра. Третий выход коммутатора полностью аналогичен второму и формирует однотипную информацию. Необходимость в двух каналах передачи св зана с необходимостью разв зки входов умножителей 6 и 7 при передаче информации с выходов умножителей на вход. В пер вом такте на выходе формировател  19 управл ющих сигналов блока 15 форми

1+х

После сн ти  сигнале С } и Сд- на выходе умножителей по вл етс  результат умножени , а сигнала Cg в сумматоре 13 - arctgxe. В третьем такте формируютс  сигналь С3, Су, С4, Св,С С. По этим сигналам в умножитель 6

Дх записываетс  информаци  -г- и ,

1+х2л

руетс  сигнал С и осуществл етс  за пись аргумента х в регистр 2. Одновременно на управл ющие входы коммутатора 3 подаютс  сигналы А,,АЈ (1,0 При этом на первый вход подаетс  х0, а на второй и третий входы величина Дх аналогично описанному.

Во втором такте формируютс  сигналы , Сз, Су, Cg (). По перед нему фронту сигналов С3, С5 в схемы умножени  записываетс  следующа  информаци : в умножитель 6 (--j и их)

х Х°

в умножитель 7 ( и их) и тсд.

Х0

(1-&х---г). Последн   величина форми1 ХО

руетс  путем инвертировани  всех разр дов, кроме знакового (знаковый разр д остаетс  равным нулю). В результате формируетс  величина

1-Дх7р7 . . 1+х|

но пренебречь.

Погрешностью Т можВ умножитель 7 запишетс  на оба ,входа один и тот же операнд

Дхт--. Таким образом, в конце тре- +х0,

тьего такта сформируютс  величины

(y--l) « (1.

Шх1+х U

Т%Ах) и )«,

5

5

0

0

5

В четвертом такте по сигналу С10 величина с выхода умножител  подаетс  на вход умножител  6, причем знаковый разр д инвертируетс , т.е. мен етс  с нул  на единицу. Умножитель 6 настроен на перемножение кодов, т.е. знаковый разр д рассматриваетс  как значащий с весом , одновременно по С4 и Cj осуществл етс  запись перемножаемых чисел в умножитель 6.

После выполнени  умножени  подачей сигналов Сц и С$ результат передаетс  в регистр 2. Полученна  величина есть а. Вычисление ведетс  по приведенному алгоритму. Исключение составл ет лишь то, что на управл ющие входы поступает код А . При этом на первый выход поступает величина

a$

5

0

Ло

arctga0,

так как она в 2 ип раз меньше, чем то дл  запоминани  величин

1+а|

используетс  вто1+а

ра  страница пам ти. Возможность обращени  к ней осуществл етс  записью в триггер 5 единицы. Это происходит подачей сигнала С на счетный вход (сигнал Пуск переводит триггер в 1, запись х в регистр 2 переводит триггер н нуль, а запись величины а - в единицу). На второй и третий выходы коммутатора поступает величина Да, котора  формируетс  следующим образом. Младшие (п-2га) разр дов подключаютс  к третьему выходу регистра 2, а старшие 2т разр дов отключены, т.е. на них формируетс  уровень, соответствующий нулю.

Вычисление b ведетс  в два такта. Дополнительно в первом такте значение arctgae из блока 4 пам ти через коммутатор 12 добавл етс  к предыдущему значению сумматора.

В седьмом такте результат с выхода умножител  6 поступает на сумматор (А,1) и складываетс  с содержимым сумматора. Таким образом, arctgx arctgx0+arctga+b. Здесь arctgb b. Достигаема  при этом точность равна .

Claims (1)

1. Формула изобретени  Устройство дл  вычислени  функции арктангенса, содержащее регистр аргу мента, первый и второй коммутаторы, блок пам ти, блок синхронизации и сумматор, отличающеес  тем, что, с целью повышени  точности, в него введены четыре группы триста- бильных формирователей, два умножител  и триггер, причем вход аргумента устройства соединен с информационным входом регистра аргумента, выходы старших, средних и младших разр дов которого соединены соответственно с первым, вторым и третьим информационными входами первого коммутатора , выходы с первого по третий которого соединены соответственно с первым адресным входом блока пам ти входом первого сомножител  первого умножител  и входом первого сомножител  второго умножител , выходы с первой по третью групп разр дов блока пам ти соединены соответственно с первым информационным входом втброго коммутатора, входом второго сомножител  первого умножител , выход первого умножител  соединен с вторым информационным входом второго коммутатора и информационным входом первой группы тристабильных формирователей, выход которой соединен с информационным входом регистра аргумента и входом первого сомножител  первого умножител , выход второго умножител  соединен с информационными входами со второй по четвертую группы тристабильвторого сомножител  первого умножител , выходы третьей и четвертой групп тристабильных формирователей соединен ны с входами соответственно первого и второго сомножителей второго умножител , выход второго коммутатора соединен с информационным входом сумматора , выход которого соединен с выходом устройства, вход запуска которого соединен с входом установки в 1 триггера, пр мой выход которого соединен с вторым адресным входом блока пам ти, инверсный выход триггера соединен с информационным входом триггера , выходы с первого по четырнадцатый блока синхронизации соединены соответственно с входом записи входного регистра, входом разрешени  передачи инверсного кода второй группы тристабильных формирователей, тактовым входом первого умножител , -входом разрешени  передачи первой группы тристабильных формирователей, тактовым входом второго умножител , входом разрешени  передачи третьей группы тристабильных формирователей, входом разрешени  передачи четвертой группы трист бильных формирователей, тактовым входом сумматора, входом разрешени  чтени  блока пам ти входом разрешени  передачи пр мого кода второй группы тристабильных формирователей, входом установки сумматора, первым адресным 35 входом первого коммутатора, вторым ад ресным входом первого коммутатора и адресным входом второго коммутатора, вход синхронизации триггера соединен- с первым выходом блока синхронизации,

   ных формирователей, пр мой и инверс-ч

   ный выходы второй группы тристабиль- 40 вход пуска которого соединен с входом

   ных формирователей соединены с входом запуска устройства.

   0

   второго сомножител  первого умножител , выходы третьей и четвертой групп тристабильных формирователей соединен ны с входами соответственно первого и второго сомножителей второго умножител , выход второго коммутатора соединен с информационным входом сумматора , выход которого соединен с выходом устройства, вход запуска которого соединен с входом установки в 1 триггера, пр мой выход которого соединен с вторым адресным входом блока пам ти, инверсный выход триггера соединен с информационным входом триггера , выходы с первого по четырнадцатый блока синхронизации соединены соответственно с входом записи входного регистра, входом разрешени  передачи инверсного кода второй группы тристабильных формирователей, тактовым входом первого умножител , -входом разрешени  передачи первой группы тристабильных формирователей, тактовым входом второго умножител , входом разрешени  передачи третьей группы тристабильных формирователей, входом разрешени  передачи четвертой группы тристабильных формирователей, тактовым входом сумматора, входом разрешени  чтени  блока пам ти входом разрешени  передачи пр мого кода второй группы тристабильных формирователей, входом установки сумматора, первым адресным 5 входом первого коммутатора, вторым адресным входом первого коммутатора и адресным входом второго коммутатора, вход синхронизации триггера соединен- с первым выходом блока синхронизации,

   5

   0

   0 вход пуска которого соединен с входом