SU955085A1 - Устройство дл выполнени быстрого преобразовани Фурье - Google Patents

Description

1

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в устройствах, реализующих дискретное преобразование Фурье.5

Известно устройство дл  выполнени  быстрого преобразовани  Фурье, содержащее счетчики, блоки оперативной пам ти и блок управлени  l.

Наиболее близким техническим решением к изобретению  вл етс  устройство дл  выполнени  быстрого преобразованй  Фурье (БПФ), содержащее с.четчик, три сдвигател , блок анализа s на четность, два блока оперативной пам ти, блок Пам ти тригонометрических коэффициентов, арифметический блок и блок управлени  2j .

Недостатком известных устройств 20  вл етс  относительно большой объем аппаратурных затрат, необходимых дл . их реализации.

Цель изобретени  - упрощение устройства дл  выполнени  быстрогб преобразовани  Фурье.

Claims (2)

1. Поставленна  цель достигаетс  С)-ем, что в устройстве дл  выполнени  быстрого преобразовани  Фурье, содержащем счетчик, три сдвигател , блок анализа на четность, два коммутатора, арифметический блока оперативной пам ти, блок пам ти тригонометрических коэффициентов и блок управлени , состо ний из задающего reHepatopa, дешифратора, элемента И, вычитател  и регистра, причем выход задающего генератора и выход дешифратора через элемент И подключены к входу счетчика , выходы старших разр дов которого подключены к входу вычитаемого вычитател  и управл ющим входам первого и второго сдвигателей, вход уменьшаемого вычитател  подключен к выходу регистра, выход вычитател  подключен к входу дешифратора и к управл ющему входу третьего сдвигател , выходы младших разр дов сметчика подключены к информационным входам первого, вто рого и третьего сдвигателей, выход арифметического блока через первый коммутатор подключен к информационным входам первого и второго блоков оперативной пам ти, выходы которых через второй коммутатор подключены к первому входу арифметического блока , управл ющие входы первого и второго коммутаторов подключены к пр мому выходу блока анализа на четност адресный вход блока пам ти тригонометрических коэффициентов и его выход подключены соответственно к выхо ду третьего сдвигател  и к второму входу арифметического блока, выходы младших разр дов счетчика подключены к входу блока анализа на четность, пр мой и инверсный выходы которого подключены к дополнительному информа ционному входу .первого и второго сдвигателей соответственно, выходы первого И второго сдвигателей подклю чены к адресным входам первого и вто рого блоков оперативной пам ти соответственно . На фиг. 1 представлена функционал на  схема устройства; на фиг, 2 функциональна  схема блока управлени  . Устройство содержит счетчик 1, сдвигатели 2-, блок 5 управлени , блок 6 анализа на четность, блок 7 n м ти тригонометрических коэффициентов , коммутаторы 8 и 9, блоки 10 и 1 оперативной пам ти, арифметический блок 12. Блок 5 управлени  состоит из. задаю щего генератора 13, дешифратора 1, элемента И 15, вычитател  .16 и регистра 17Арих1 )метический блок производит вычислени  в соответствии с выражени ми А 4 W В; А - w . в, где W exp(-j2n/N); J лРТ;N - число дискрет входного си|- К - показатель степени поворачивающего множител ; А и В - комплексные числа, определен ные на предыдущем шаге вычис лении. Дл  выполнени  БПФ над N входными дискретами требуетс  п BogjiN шагов На каждом из шагов производитс  N/2 9 5 ,4 элементарных операций. Обозначим через i номер шага, а через j - номер элементарной операции. i 0,1,2,...,(п-1); j 0,1,2,...,(N/24). Адреса операндов А и В, участвующих в одной элементарной операции, различаютс  по признаку четности р. Значение р определ етс  следующим образом: р О, если число единиц в двоичном коде адреса операнда четное; р 1 в противном случае. Устройство работает следующим образом . В младших разр дах счетчика 1 записываетс  текущее значение J, а в старших - текущее значение i. Число j поступает на информационные входы сдвигателей 2-4, а число - на управл ющие входы сдвигателей 2 и 3. В сдвигатал х 2 и 3 из кода j в соответствии с текущим номером шага БПФ i и с учетом четности кода формируютс  адреса операндов А и В, которые считываютс  из блоков 10 и 11 оперативной пам ти. Пусть Jn jn-K -J Jo двоичный код j. На информационные входы сдвигател  2 поступает код . J(J07 на информационные входы сдвигател  3 PJnJt - JjJd- Сигналы р и р вырабатываютс  блоком 6 анализа на четность в зависимости от четности .кода j. Сдвигатели 2 и 3 осуществл ют циклический сдвиг кода, поступающего на их информационные входы, на i разр дов вправо. Старший разр д на выходе сдвигателей не используетс , остальные разр ды подаютс  на адресные входы блоков 10 и 11 оперативной пам ти. В сдвигателе k определ етс  адрес велиуины W, считываемой из блока 7 пам ти тригонометрических коэффициентов в арифметический блок 12. Этот адрес получаетс  из числа j. посредством записи нулей в (n-1-i) младших разр дов последнего. На информационные входы сдвигател  5 поступает код, состо щий из 2 разр дов, где 8 разр дность кода j. Вб старших разр дов этого кода записаны нули, в 6 младших - код j. Входной код сдвигател  подвергаетс  циклическому сдвигу на {n-1-i) разр дов влево, при этом на выходе используютс  f младших разр дов сдвигател . Число (n-1-l) определ етс  вычитателем , вход щим в состав блока k управлени  посредством вычитани  из кода (п-1), хран щегос  в регистре блока управлени , кода i, поступающего со счетчика 1. Задающий генератор 13 блока управлени  формирует тактовые импульсы, поступающие на счетчик } в продолжение цикла вычислений и запрещаемые дешифратором 1 через элемент И 15 по его окончании. Значени  А и В поступают в виде результата вычислений по формуле (1) на предыдущем цикле из арифметического блока 12 через коммутатор 8 в блоки 10 и 11 оперативной пам ти. Операнды дл  данного цикла вычислени считываютс  в арифметический блок 12 из блоков 10 и 11 оперативной пам ти (А и в) и из блока 7 пам ти тригонометрических коэффициентов (W), Коммутаторы 8 и 9 осуществл ют адресаци блоков 10 и 11 оперативной пам ти с учетом признака четности р В предлагаемом устройстве проверк на четность подвергаетс  код J, Так как его признак четности р равен соответствующему признаку дл  адреса одного из операндов и инверсии соответствующего признака дл  адреса дру то.го операнда, участвующего в эле-, «ентарной операции. Контроль четности кода j позвол ет в предложенной структура непосредственно использовать выходные коды сдвигателей 2 и 3 дл  адресации блоков 10 и 11 оперативной пам ти без дополнительного переключени  этих кодов. Таким образом, отпадает необходимость в использовании коммутатора , что позвол ет упростить устройство и повысить его быстродействие. Формула изобретени  Устройство дл  выполнени  быстрого преобразовани  Фурье, содержащее счетчик, три сдвигател , блок анализа на четность, два коммутатора, арифметический блок, два блока оперативной пам ти, блок пам ти тригонометрических коэффициентов и блок управлени , состо щий из задающего генератора , дешифратора, элемента И, вычитател  и регистра, причем выход задающего генератора и выход дешифратора через элемент И подключены к входу счетчика, выходы старших разр дов которого подключены к входу вычитаемого вычитател , управл ющим входам первого и второго сдвигателей, вход уменьшаемого вычитател  подключен к выходу регистра, выход вычитател  подключен к входу дешифратора и к управл ющему входу третьегЪ сдвигател , выходы младших разр дов счетчика подключены к информационным входам первого, второго и третьего сдвигателей , выход арифметического блока че- . рез первый коммутатор подключен к информационным входам первого и второго блоков оперативной пам ти, выходы которых через второй коммутатор подк1Ж )чены к первому входу арифметического блока, управл ющие входы первого и второго коммутаторов подклю- чены к пр мому выходу блока анализа на четность, адресный вход блока пам ти тригонометрических коэффициентов и его выход подключены соответственно к выходу третьего сдвигател  и к второму входу арифметического блока, отличающеес  тем, что, с целью упрощени ,в нем выходы младших разр дов счетчика подключены к входу блока анализа на четность, пр мой и инверсный выходы которого подключены к дополнительному информационному входу первого и второго сдвигателей соответственно, выходы первого и второго сдвигателей подключены к адресным входам первого и второго блоков оперативной пам ти соответст венно. Источники информации, прин тые во внммзние при экспертизе Т. Авторское свидетельство СССР № 590750i кл. G Об f 15/332, J375.
2. 2. ЗЕЕЕ Transactloris on Acoustics, Speech and Signal Processing,TASSP-76, December 1976, p. 577 (прототип).

   5 Г

   €Z