SU857977A1 - Устройство дл делени чисел - Google Patents

Description

1

Изобретение относитс  к вычислительной технике и может быть использовано в быстродейст- . вующих, арифметических устройствах дл  делени  чисел.

Известно устройство дл  делени  чисел, содержащее регистры делимого, делител  и частного, сумматор, блок управлени  П.

Недостатком известного устройства  вл етс  низкое быстродействие вследствие формировани  в каждом цикле делени  одной цифры частного.

Наиболее близким к предлагаемому  вл етс О устройство дл  делени  чисел, формирующее в каждом цикле делени  -k цифр частного (k 2, 3, 4,..., п/2, где п - разр дность обрабатьгеаемой информации), содержащее регистр делител , регистры делимого и частного с цеп ми однотакт- 15 ного сдвига на -k разр дов, шифратор, блок умножени , регистр адреса, блока пам ти, регистры верхнего и нижнего значений -k цифр частного, коммутатор и блок управлени , причем входы шифратора соединены с зна- jg чений -k старших разр дов регистров дегамого и делител , а выход соединен с первым входом регистра нижнего значени  k 1щфр частного, втоfou вход которого соединен с первым выходом

блока пам ти, второй выход которого соединен с входом регистра верхнего значени  it цифр частного, выходы регистров верхнего и нижнего значений К цифр частного соединены с входами коммутаторов, выход которого соед| нен с первым входом блока умножени , с входом -( младших разр дов регистра частного и с входом регистра , выход которого соединен с входом блока пам га, выход регистра делител  соединен с вторым входом блока умножени , первый и второй входы блока управлени  соединены с выходами младших разр дов регистра соответственно верхнего и нижнего значений к цифр частного, а его выходы соединены с управл ющими входами регистров делимого, делител  и частного, регистров верхнего и нижнего значений к цифр частного , первого коммутатора и регистра адреса 21.

Недостатком известного устройства  вл етс  относительно низкое быстродействие вследствие большой .Щительности цикла формировани  -k цифр частного, который формируетс  в цикле по многотактному принципу.. Минимальное число тактов в цикле равно двум. 38 максимальное - (i + l). Врем  выполнени  дь ле1«1  двух п-разр дных чисел примерно равно т -И- т 4 -jT Li , где Тц - среднее врем  цикла формировани  дафр частного. В первом приближении максимальное и минимальное прем  Тцравно .(к.,)с, ,.T, где - временна  задержка блока умноженк  (здесь предполагалось, что вычитание в известном устройстве перекрываетс  во времени с умножением ) . Цель изобретени  - увеличение быстродействи  известного устройства за счет уменьшени  времени цикла формировани  -k цифр частного . Поставленна  цель достигаетс  тем, что в устройство дл  делени  чисел, содержащее регистр делител , регистры делимого и частного, шифратор,блок умножени , регистр адреса, блок пам ти, регистры верхнего и нижнего значений 1 цифр частного, первый коммутатор и блок управлени , причем входы шифратора соединены с шинами значений t. старших разр дов регистров делимого и делител , а выход соединен с первым входом регистра нижнего значени  4с цифр частного, второй вход которого соединен с первым выходом блока пам ти, второй выход которого соединен с входом регистра верхнего значе ш  -К Ш1фр частного выходы регистров верхнего и нижнего значений ic цифр частного соединенъ с входами коммутатора, выход которого соединен с первым входом блока умножени , с входом k младших разр дов регистра частного и с входом регистра адреса, вы ход которого соединен с входом блока пам ти регистра делител  соединен с вторым входом блока умножени , первый и второй входы блока управлени  соединены с выходами младших разр дов регист ра соответственно верхнего и нижнего значений 1 цифр частного, а его выходы соединены с управл ющими входами регистров делимого, делител  и частного, регистров верхнего и нижнего значений 4 цифр частного, первого коммутатора и регистра адреса , введены сумматор-вычитатель, второй комм татор и деишфратор, входы которого соединены с выходами регистров верхнего и нижнего значений -k цифр частного, а выход соединен с третьим входом блока управлени  и с управл ющим входом второго коммутатора, информационные входы которого соединены с выходами регистра делител  и блока умножени , а выход - с первым входом сумматора-вы-, читател , второй вход которого соединен с выходом регистра делимого, а выход - с входом регистра делимого, выход знакового разр  да сумматора - вычитате   соединен с .четвертым входом блока управлени , дополнительный выход которого соединен с управл ющим входом сумматора- вычитател . БЛОК управлени  содержит регистр, дешифратор , два узла пам ти и узел задержки, причем вход узла задержки соединен с выходом первого узла пам ти, а выход - с входом регистра, выход которого соединен со входом дешифратора, выход которого соединен с входом второго узла пам ти и с первым входом первого узла пам ти, другие входы которого i подключены к входам блока управлени , выходы второго узла пам ти подключены к выходам блока управлени . На фиг. 1 приведена структурна  схема предлагаемого устройства дл  делени  чисел; на фиг. 2 - диаграмма выборки из блока пам ти верхнего и нижнего значений k цифр частного; на фиг. 3 - схема дешифратора; на фиг. 4 граф-схема алгоритма работы блока управлени ; на фиг. 5 - структурна  схема блока управлени . ; Устройство дл  делени  чисел содержит регистр 1 делител , регистры 2 и 3 соответственно делимого и частного, шифратор 4, блок 5 умножени , регистр 6 дреса, блок 7 пам ти, регистры 8 и 9 соответственно верхнего и нижнего значений 1 цифр частного, первый коммутатор 10, второй коммутатор 11, сумматорвычитатель 12, дешифратор , 13 и блок 14 управлени , причем входы шифратора 4 соединены с шинами 15- и 16 значений 1 старших разр дов регистров 2 и 1 делимого и делител  соответственно , а выход соединен с первым входом регистра 9 нижнего значени  1 цифр частного, второй вход которого соединен с первым выходом блока 7 пам ти, второй выход которого соединен со входом регистра 8 верхнего знач ™ частного, выходы регистров 8 и 9 верхнего и нижнего значечий 1с цифр частного соединены со входами дешифратора 13 и первого коммутатора 10, выход которого соединен с первым входом блока 5 умножени , с входом 1 младших разр дов регистра 3 частного и с входом регистра 6 адреса, выход которого соединен со входом блока 7 пам ти, выход регистра 1 делител  соединен со вторым входом блока 5 умножени  и с первым информацион ™ « °Р°° коммутатора 11, второй информационный вход которого соединен с выходом блока 5 умножени , а управл ющий вход соединен с выходом дешифратора 13, выход коммутатора 11 соединен с первьтм входом сумматора-вьиитател  12, второй вход которого соединен с выходом регистра 2 делимого, а выход соединен с входом регистра 2 делимого , входы блока 14 управлени  соединены с выходами 17 и 18 младших разр дов регистров 8 и 9 верхнего и нижнего значений 1 цифр частного соответственно, с выходом дешифратора 13 и с выходом 19 знакового разр да сумматора-вычитател  12, а его выходы 20, 21, 22, 123, 24, 25, 26 и 27 соединены соответственно

с управл ющими входами регистров 2, 1 и 3 делимого, делител  и частного, регистра 6 адреса , регистров 8 и 9 верхнего и нижнего значений ic цифр частного, первого коммутатора 10 и сумматора-вычитател  12 соответственно.

В данном устройстве регистры 1, 2 и 3 делител , делимого и частного, регистр 6 адреса, регистры 8 и 9 верхнего и нижнего значений tt цифр частного могут быть построены на основе двухтактных синхронных D-триггеров. В качестве блока пам ти может быть использована посто нна  (например в виде шифратора), либо быстродействующа  оперативна  (регистрова ) пам ть емкостью 2-1 2k-разр дных слов. С помощью регистра 6 адреса, блока 7 пам ти, регистров 8 и 9 верхнего и нижнего значений k цифр частного и первого коммутатора 10 осуществл етс  последовательна  подборка в цикле ic цифр частного.

На фиг. 2 изображена диаграмма выборки из блока 7 пам ти верхнего и нижнего значений к цифр частного дл  случа , когда используема 

Делимое

Делитель

1246 1246 1246 1246 Г 2 3 4 1234 1234 1234

Таблица строитс  следующим образом.

Определ ютс  максимальное и минимальное значени  k цифр частного ft при соответствующих значени х -k старших разр дов делимого и делител , т. е. диапазон возможных значений k цифр частного.

По полученному диапазону из диаграммы на фиг. 2 определ етс  то значение частного, по которому путем последовательных выборок можно выделить любое значение k цифр частного из вычисленного диапазона. Это значение k

цифр частного заноситс  в таблицу.

Например, пусть старише четыре разр да делимого и делител  соответственно равны 6 и 10, т.е. 0,0110 и OJ010. Тогда Q d - lllOllll:

система счислени  двоична , а число К одновременно формируемых в цикле цифр частного равно четырем (на диаграмме 1 двоичных цифр заменены целым щестнадцатиричным эквивалентом ). Выборка в каждом такте цикла (за исключением первого такта) верхнего или нижнего зиачени  1 вдфр частного осуществл етс  с помощью первого коммутатора 10 под действием управл ющего сигнала с выхода 26 блока 14

управлени , причем если в предыдущем такте цикла результат сумматора-вычитател  12 был положительный, то выбираетс  верхнее значение k цифр частного из регистра 8, в противном случае выбираетс  его нижнее значение из репестра 9. В первом такте каждого цикла выбираетс  всегда нижнее значение 1 цифр частного из регистра 9.

Шифратор 4 предназначен дл  предсказани  Щ1ФР частного по значению ic старших разр дов делимого и делител  и может быть реализован

в виде быстродействующей комбинационной схемы в соответствии с таблицей ().

15

14

13

12

11

10 121415--10 12121415-8 10121214158-101012141415

781010121414

15-68910121214

1415

141415

67810101212

15

151414

678910II12

:0,,101, Q,nft, 0,ОПО:0,10П ОДООО. Из диаграммы (фиг. 2) видно, что к диапазону 8-11 частного можно обратитьс , первоначально предсказав с помощью цгафратора 4 частное 10.

Блок 5 умножени  предназначен дп  формировани  произведени  л-разр дного делител  на 1с-разр дное частное. Предполагаетс , что он реализован в виде быстродействующей комбинационной матричной схемы.

Сумматор-вычитатель 12 предназначен дл  формировани  текущих остатков и может быть реализован любьпи из хорощо известных способов . Функци  Сложение или Вычитание

сумматора-вьрттател  определ етс  значением управл ющего сигнала с выхода 27 блока 14 управлени . В первом гакте каждого цикла он работает в режиме Вычитание. В последующих тактах режим определ етс  следующим образом: если в предыдущем такте знак результата сумматора-вычитател  был положительнь1Й , то выполн етс  вычитание, в противном случае сложение.

Второй коммутатор 11 вместе с дешифратором 13 определ ют, что необходимо подать на один из входов сумматора-вычитател : либо значение произведени , сформированного на выходе блока 5 умножени , либо значение делител  или его простого кратного, полученного путем соответствующего сдвига. Коммутатор может быть реализован на элементах И-ИЛИ.

На фиг. 3 представлена функциональна  схема дешифратора 13 дл  случа  k4.Дешифратор 13 содержит узел 18 управлени  выборкой делител  У, узел 29 управлени  выборкой двукратного делител  2У, узел 30 управлени  выборкой учетверенного делител  4У, узел 31 управлени  выборкой восьмикратного делител  8У и узел 32 управлени  выборкой произведени , сформированного на выходе блока 5 умножени . Каждый из этих узлов может быть реализован на элементах И-ИЛИ в соответствии со следующими логическими выражени ми:

1. ) ИЛИ 1 4 l- v4-Yv8- VX a.( 4./ (4нЛО) Й./ 8цЛО® .

10

.AO,

а

где , например, 14 означает, что содержимое

регистра 8 верхнего значени  k цифр частного равно 1110, а 8ц означает, что содержимое регистра 9 нижнего значени  if цифр частного равно 1000. Выход узла 32 дешифратора 13 поступает как на управл ющий вход второго коммутатора 11, так и на первый дополнительный вход блока 14 управлени . Именно он сообщает блоку 14 управлени , что будет выполн тьс  в первом такте цикла: умножение с вычитанием или только вычитание. Во всех последующих тактах цикла выполн етс  либо только сложение, либо только вычитание. Окончание 1щкла формировани  k цифр частного определ етс  блоком 14 управлени  по значению младших разр дов регистров 8 и 9 верхнего и нижнего значений Ik цифр частного следующим образом: есгги в младщем разр де регистра 8 записана 1, а в младшем разр де регистра 9 записан О, то формируетс  сигнал окончани  цикла определени  1 цифр частного.

Блок 14 управлени  координирует работу блоков, вход щих в устройство (фиг. 1). Опишем работу блока 14 с помошью графсхемы алгоритма (ГСА) (фиг. 4).

ГСА содержит шестнадцать вершин 33, 34, 35, 36, 37, 38, 39, 40, 41, 42, 43, 44, 45, 46, 47 и 48, в том числе одиннадцать операторных вершин 33, 34, 36, 37, 38, 42, 43, 44, 45, 46 и 47 и п ть условных вершин 35, 39, 40, 41 и 48 Кажда  оперативна  вершина определ ет последовательность действий, котора  должна быть выполнена в устройстве за один такт работы блока управлени  (в принципе возможно выполнение нескольких операторных вершин в одном такте). В дальнейшем операторную вершину будем отождествл ть с микрокомандой, а каждую запись в операторной вершине с микрооперацией . Микрооперации в одном такте работы блока управлени  могут выполн тьс  либо одновременно, либо в определенной последовательности (на фиг. 4 это учтено последовательностью их записи в операторной вершине). Запись А на приведенной ГСА следует понимать как значение на выходе Б-го блока устройства делени  (фиг. 1 и 3).

Так, например запись Per. 9: - А. в операторной вершине 34 следует понимать как регистру 9 присвоить значение, сформированное на выходе шифратора 4. Через М обозначена кратность делител , хранимого в регистре Значение М в каждом такте работы блока управлени  определ етс  дешифратором }3(М в рассматриваемом случае может принимать значение 1, 2, 4 или 8). Микроопераци  Сдвиг информации в регистре осуществл етс  по однотактному принципу на 1 разр дов. В вершине 35 провер етс  условие, равно ли значние на выходе узла 32 дешифратора 13 единице Если оно равно единице, то в первом такте цикла определени  k цифр частного вьшолн етс умножение и вычитание, в противном случае с помощью коммутатора 11 выбираетс  значение простого кратного делител  и осуществл етс  только вьиитание. В условной вершине 39 анализируетс  знак результата на выходе сумматоравычитател  12 (Ai9 1, если результат отрицательный ,в противном случае ). С помощью условных вершин 40 и 41 определ етс  окончание цикла определени  k цифр частного (если А - l, то цикл определени  очередных k цифр частного заканчиваетс ).

Алгоритм работы блока 14 управлени  предопредел ет его структурную и функциональную схемы. На фиг. 5 приведена реализаци  блока 1 управлени  в виде микропрограммного устройства управлени . Блок управлени  содержит регистр 49, дешифратор 50, первый 51 и второй 52 узлы пам ти и узел 53 задержек, вход 54 блока управлени . В узле 51 пам ти содержатс  адреса микрокоманд, в узле 52 пам ти коды микрокоманд, которь е при считывании управл ют работой блоков устройства делени  в соответствии с ГСА (фиг. 4).

Объем первого и второго узлов пам ти однозначно определ етс  числом операторных вершин в ГСА (фит. 4). Узел 53 задержек фактически определ ет врем , необходимое на вьшолнение соответствующей микрокоманды. Выборка значени  адреса следующей микрокоманды из первого узла 51 пам ти осуществл етс  путем возбуждени  соответствующей шины с помощью дешифратора 50 и с учетом значени  сигналов условий, поступающих на его вход 54 (вход 54  вл етс  входами блока 14 управлени ).

Устройство дл  делени  чисел работает

следующим образом.

В исходном состо нии (начало делени ) в регистре 2 делимого хранитс  пр мой гъразр дный код делимого, в регистре 1 делител  Пр мой п-разр дный код делител , регистры 3 и 6 обнулены (здесь предполагаетс , что делимое и делитель правильные положительные дроби). Каждый цикл определени  очередных k цифр частного начинаетс  с обнулени  регистра 8 сдвига информации в регистре 3 частного на 4 разр дов в сторону его старших разр дов и предсказани  шифратором 4 k Щ1фр частного (в дальнейшем цифра частного), которые записываютс  в регистр 9 и затем уточн ютс .

Предположим, что возможно выполнение в одном такте работы блока управлени  микроопраций , принадлежащих следующим операторным вершинам ГСА на фиг. 4: 36 и 38, 37 и 38, 42 и 46, 43 и 46, 44 и 47, 45 и 47.

Пусть с помощью шифратора 4 предсказана цифра частного равна  12, в то врем  как ее точное значение равно 13. Рассмотрим последовательно работу устройства по определению точного значени  частного (цикл определени  цифры частного).

1-й такт. Из содержимого регистра 2 делимого вычитаетс  в сумматоре-вычитателе 12 произведение содержимого регистра 1 делител  на цифру 12 частного, а получившийс  при этом положительный результат заключаетс  в регистр 2 делимого. Одновременно с этим по адресу 12 из блока пам ти 7 в регистры 8 и 9 записываютс  цифры 14 и 10 соответственно. Длительность такта в основном определ етс  временем умножени .

2-й такт. Из содержимого регистра 2 делимого вычитаетс  в сумматоре-вычитателе 12 удвоенное значение содержимого регистра 1 делител  а получившийс  при этом отрицательный результат записываетс  в регистр 2 делимого. Одновременно с этим по адресу 14 из блока пам ти 7 в регистры 8 и 9 записываютс  1щфры 15 и 13 соответственно. Лчительиость такта, в основном , опрецел еп-  временем вычитани .

3-й такт. К содержимому регистра 2 делимго прибавл етс  в сумматор-вычитатель 12 содержимое регистра 1 делител , а получившийс  при зтом положительный результат записываетс в регистр 2 делимого. Одновременно с этим по адресу 13 из блока пам ти 7 в регистры 8 и 9 записываютс  цифры 13 и 12 соответствешю. Длительность такта, в основном, определ етс  временем сложени .

4-й такт  вл етс  последним в рассматриваемом цикле определени  точного значени  цифры частного, так как значени  младших разр дов регистров 8 и 9 равны соответственно 1 и О. В нем производитс  запись дафры 13 в младшие четыре разр да регистра 3 частного , а также однотактный сдвиг информации на четыре разр да в сторону старших разр дов в регистре 2 делимого. В этом такте не выполн етс  ни операци  умножение, ни операци  сложение-вычитание. В дальнейшем такты, подобные описанному, будут исключены из рассмотрени  вввду их быстрого выполнени  (отсутствуют наиболее длительные операции, такие как умножение или сложение).

Более высокое быстродействие предлагаемог устройства в сравнении с известным определ етс  следующим.

В известном устройстве длительность каждого такта цикла формировани  k цифр частного определ етс  временем умножени , в то врем  как в предлагаемом устройстве только длительность первого такта цикла определ етс  временем умножени . Длительность последуюших тактов цикла определ етс  временем сложени  (вычитани ) .

В предлагаемом устройстве, если предсказанна  шифратором цифра частного есть 1, 2, .4, 8,..., 2Тдлительность первого такта цикла, также как и длительность последующих тактов, определ етс  временем сложени  (вьиитани ).

В известной устройстве минимальное число тактов в цикле равно 2, а максимальное - (k+1), в то врем  как в предлагаемом устройстве срюднее минимальное число тактов цикла равно 1,5, а среднее максимальное число тактов цикла равно (k-K),5).

Объем дополнительно введенного оборудовани  в данном устройстве незначителен и равен примерно оборудованию простого деишфратора и коммутатора.

Claims (2)

1.Устройство дл  делени  чисел,содержаи1ее регистр делител , регистры делимого и частного, шифратор, блок умножени , регистр адреса, блок пам ти, регистры верхнего и нижнего значений к цифр частного, первый коммутатор и блок управлени , причем входы ши(1)раторз соединены с шинами значени  1 старших разр дов регистров делимого и делител , а выход соединен с первым входом регистра нижнего значени  1 цифр частного, второй вход которого соединен с первым выходом блока пам ти, второй выход которого соединен с входом регистра верхнего значени  цифр частного, выходы регистров верхнего и нижнего значений k цифр частного, соединены с входами коммутатора , выход которого соединен с первым входом блока умножени , с входом k младших разр  дов регистра частного и с входом регистра адреса, выход которого соединен с входом блока пам ти, выход регистра делител  соединен с вторым входом блока умножени , вервый и второй входы блока уп равлени  соединены с выходами младших разр  дов регистра соответственно верхнего и нижнего значений ic цифр частного, а его выходы соединены с управл ющими входами регистров делимого, делител  и частного, регистров верхнего и нижнего значений -k цифр частного, первого коммутатора и регистра адреса, отличающеес  тем, что, с целью увеличени  быстродействи , устройство содержит сумма тор-вычитатель, второй коммутатор и дешифратор , входы которого соединены с выходами {зегистров верхнего и нижнего значений k цифр частного, а выход соединен с третьим входом блока управлени  и с управл ющим входом второго коммутатора, информационные входы которого соединены с выходами регистра делител  и блока умножени , а выход соединен с первым входом сумматора-вычитател , второй вход которого соединен с выходом регистра делимого, а выход - с входом регистра делимого , выход знакового разр да сумматора-вьпитател  соединен с четвертым входом блока управлени , дополнительный выход которого соединен с управл ющим входом сумматора-вычнтател . 2. Устройство по п. 1, о т л и ч а ю щ ее с   тем, что блок управлени  содержит регистр, дешифратор, два узла пам ти и узел задержки, причем вход узла задержки соединен с выходом первого узла пам ти, а выход - с входом регистра, выход которого соединен с входом дешифратора, выход которого соединен со входом второго узла пам ти и с первым входом первого узла пам ти, другие входы которого подключены к входам блока управлени , выходы второго узла пам ти подключены к выходам блока управлени . Источники информации, прин тые во внимание при зкспертизе 1.Карцев М. А, Арифметика цифровых машин . М., Наука, 1969, с. 494.

2.Патент США №3.234.367 кл. 235-156, 1966 (прототип).

Фиг.З

fi ynpaf/fff/ffo e f/ Sjfoffajv ycfTjpffi/cfr Sa

Л Ф Ф

iMJ

52

50

5i

i t

5

b

fpl.ff