SU781808A1 - Арифметическое устройство - Google Patents
Арифметическое устройство Download PDFInfo
- Publication number
- SU781808A1 SU781808A1 SU782734114A SU2734114A SU781808A1 SU 781808 A1 SU781808 A1 SU 781808A1 SU 782734114 A SU782734114 A SU 782734114A SU 2734114 A SU2734114 A SU 2734114A SU 781808 A1 SU781808 A1 SU 781808A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- switch
- register
- adder
- contact
- subtractor
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
Изобретение относитс к вычислительной технике и может быть использовано в вычислительных машинах, в системах регистрации, обра ботки и хранени цифровых данных, в частности , в системах дл научных исследований. Известны арифметические устройства, содержащие блок управлени , входной и оперативный регистры, выходы которых соединены чере переклпочатели и сумматоры со входами 1). Однако в этих устройствах дл нахождени наименьшего общего кратного двух чисел необходг- мо проводить сершо пробных делений или хранить в ЗУ таблицы простых чисел, что сильно усложн ет аппаратуру. Наиболее близким к предлагаемому вл етс арифметическое устройство, содержащее блок управлени , входной и оперативные регистры , сумматор, выходы которых через переключатели соединены со входами сумматоравычитател 2. Однако устройство дл нахождени наименьшего общего кратного двух чисел должно иметь в ЗУ таблицу простых чисел или проводить серию пробных деленийЦель изобретени - повыщение быстродействи преимущественно в -операщих нахождени наименъщего общего кратного. Поставленна цель достигаетс тем, что в арифметическое устройство, содержащее блок управлени , выходы которого соединены со входами входного регистра и выходом сумматора-вычитател , первый и второй оперативные регистры, сумматор, первый, второй, третий, четвертый переключатели и пинию задержки, причем вход первого оперативного регистра подключен к подвижному контакту второго переключател , а выход подключен к первому и через злемент задержки - ко второму входам сумматора, выход которого соединен с замыкающим контактом второго переключател , размыкающий контакт которого подключен к выходу сумматора-вычитател и размыкающему контакту третьего переключател , подвижный контакт которого соединен со входом второго оперативного регистра, выход которого соединен с подвижным контактом четвертого переключател , размыкающий контакт которого соединен с замыкающим контактом третьего переключател , а замыкающий контакт четвертого переключател соединен с замыкающим контактом первого переключател размыкающий контакт которого подключен к выходу входного регистра, а подвижный кон такт подключен к первому входу сумматоравычитател , введены счетный регистр, буферный регистр, п тый и шестой переключатели, причем вход счетного регистра соединен с выходом сумматора-вычитател , а выход подключен к подвижному контакту п того переключател , замыкающий контакт которого соединен с входом буферного регистра, выход которого coejumeH с замыкающим контактом четвертого переключател , размыкающий контакт п того переключател соединен с размыкающим контактом щестого переключател , замыкающий контакт которого соединен с выходом сумматора , а подвижный контакт щестого переключател подключен ко второму входу сумматора-вычитател .
На чертеже приведена блок-схема устройства
Устройство содержит блок 1 управлени , входной регистр 2, сумматор-вычитатель 3, сумматор 4, линию задержки 5, первый оперативный регистр 6, счетный регистр 7, буферный регистр 8, второй оперативный регистр 9 и переключатели 10-15, причем выход сумматора 4 подключен ко второму входу сумматоравычитател 3 и через переключатель - к первому оперативному регистру 6, выход которого св зан с первым входом сумматора 4 и через линию 5 задержки - со вторым входом сумматора 4, выход второго оперативного регистра 9 через переключатели св зан с выходом сумматора-вычитател 3, а выход через два последовательно соединенных переключател соединен с первым входом сумматора-вычитател 3, выход сумматора-вычитател 3 подключен ко входу счетного регистра 7, выход которого соединен через переключатель с входом буферного регистра 8, выход которого подключен через переключатель к первому входу суммат тора-вычитател 3, второй вход сумматоравычитател 3 через два последовательно соединенных переключател св зан с выходом счетного регистра 7.
Устройство работает следующим образом.
В режиме опред1глени периода разложени обратной величины чиЬла первое число записываетс в оперативном регистре 9. Находитс ближайщее значение 2, больщее заданного числа Дл этого в младщем разр де входного регистра 2 устанавливаетс 1, котора через переключатели 10 и 12 и сумматор-вычитатель 3 передаетс в оперативный регистр 6 и через цепочку, состо щую из линии 5 задержки,, сумматора 4 и переключател 11, поступает на первый вход сумматора-вычитател 3. На второй вход сумматора вычитател 3 через переключатели 10 и 15 поступает число из оперативного регистра 9. В сумматоре-вычитателе 3 происходит сравнение содержимого оперативных регистров 6 и 9. Если разность отрицательна , происходит двоичный сдвиг числа в оперативном регистре 6 через цепочку 4-12-6-5 (умножение на 2 и на выход подаетс сигнал О). Положительна разность через второй контакт переключател 12 записываетс в оперативный регистр 6. На выходе сигнал 1. Разность умножаетс на 2 (цепочка 5-4) и снова подаетс на вход сумматора-вычитател 3., Данный цикл заканчиваетс , когда разность на выходе сумматора-вычитател 3 станет равна 1. Число операции на сумматоре-вычитателе фиксируетс на счетном регистре 7 и определ ет период разложени обратной величины числа (ПРОВ).
Когда процесс разложени обратной величины числа заканчиваетс , содержимое счетного регистра 7 через переключатель 14 переписываетс в буферный регистр 8. Таким образом в буферном регистре 8 запоминаетс период разложени обратной величины первого числа.
В таком же пор дке происходит определение периода разложени обратной величины второго числа. Результат остаетс в счетном регистре 7.
В режиме определени периода разложени наименьшего общего кратного двух чисел происходит сравнение содержимого буферного регистра 8 и счетного регистра 7. Если периоды разложени обратных величин чисел кратны, то период разложени наименьщего общего кратного равен больщему периоду разложени , если кратности нет - определ етс обратна величина дополнительного множител .
Claims (2)
- Сравнение производитс в сумматоре-вычитателе 3. На первый вход сумматора-вычитател 3 подаетс период разложени обратной величины второго числа со счетного регистра 7 через переключатели 14 и 11. На второй вход с буферного регистра 8 через переключатель 10 подаетс период разложени обратной величины первого числа. Если разность периодов положительна , то период разложени обратной величины первого числа с буферного регистра 8 через перек1початель 10, сумматор-вычитатель 3 и переключатель 13 переписываетс в оперативный регистр 9, а период разложени обратной величины второго числа со счетного регистра 7 через переключатели 14 и 11, сумматор-вычитйтель 3 и переключатель 12 переписываетс в оперативный регистр 6. Если разность периодов 5 разложени обратных величин отрицательна, то период разложени обратной величины первого числа с буферного регистра 8 через переключатель 10, сумматор-вычитатель 3 и пере57 ключатель 12 переписываетс в оперативный регистр 6, а период разложени обратной величины второго числа со счетного регистра 7 через переключатели 14 и И, сумматор-вычитатель 3 и переключатель 10 переписываетс в оперативный регистр 9. В сумматоре-вычитателе 3 происходит последовательное вычитание меньшего периода разложени обратной величины числа, записанного в оперативном регистре 9, из большого, записанного в оперативном регистре 6. Если разнос равна нулю, периоды разложени обратных величин чисел кратны и период разложени обратной величины наименьшего общего кратного равен большему периоду разложени . Если разность отрицательна , то дальнейша работа схемы аналогична режиму определени периода разложени обратной величины числа, с тем отличием, что сравнение разницы на выходе сумматора-вычитател 3 происходит не с 1, а с начальной разностью. На выходе схемы мож но получить период разложени обратной величины дополнительного множител дл большего периода разложени обратной величины. Техник о-зкономические преимущества предлагаемого устройства состо т в том, что дополнение арифметического устройства счетным регистром 7, буферным регистром 8 и двум переключател ми 11 и 14 позвол ет выполн ть подготовительные операции, необходимые дл вычислени наименьшего обшего кратного двух или последовательных пар чисел, не производ серий делений, и не требует пам ти простых чисел, а следовательно, облегчает реализацию этих операций во встроенных микропроцессоpax систем дл обработки экспериментальных данных. Так, например, при работе с 8-разр дными дес тичными числами необходимо хранить в ЗУ 610 простых чисел, дл чего необ ходима пам ть 10 20 Мб, а объем одного пакета магнитных дисков ЕС-5052 равен 7,25 Мб. Формула изобретени Арифметическое устройство, содержащее бло управлени , выходы которого соединены со входами входного регистра и выходом сумматора-вычитател , первый и второй оперативные регистры, сумматор, первый, второй, третий, четвертый переключатели и линию задержки, причем вход первого оперативного регистра подключен к подвижному контакту второго переключател , а выход подключен к первому и через элемент задержки - ко второму входам сумматора, выход которого соединен с Замыкающим контактом второго переключател , размыкаюший контакт которого подключен к выходу сумматора-вычитател и размыкающему контакту третьего переключател , подвижный контакт которого соединен со входом второго оперативного регистра, выход которого соединен с подвижным контактом четвертого переключател , размыкающий контакт которого соединен с замыкающим контактом третьего переключател , а замыкающий контакт четвертого переключател соединен с замыкающим контактом первого переключател , размыкающий контакт которого подключен к выходу входного регистра, а подвижный контакт подключен к первому входу сумматора-вычитател , о тличающеес тем, что, с целью повышени быстродействи , в него введены счетный регистр, буферный регистр, п тый и шестой переключатели, причем вход счетного регистра соединен с выходом сумматора-вычитател , а выход подключен к подвижному контакту п того переключател , замыкаюший контакт которого соединен с входом буферного регистра, выход которого соединен с замыкающим контактом четвертого переключател , размыкадощий контакт п того переключател соединен с размыкающим контактом щестого переключател , замыкаюхщ й контакт которого соединен с выходом сумматора, а подвижный контакт шестого переключател подключен ко второму вхоДу сумматора-вычитател . . Источники информации, прин тые во внимание при экспертизе 1.Патент США № 3739162, кл. 235-176, 1971.
- 2.Авторское свидетельство СССР № 416692, кл. G 06 F 7/38, 1974 (прототип).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782734114A SU781808A1 (ru) | 1978-12-14 | 1978-12-14 | Арифметическое устройство |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782734114A SU781808A1 (ru) | 1978-12-14 | 1978-12-14 | Арифметическое устройство |
Publications (1)
Publication Number | Publication Date |
---|---|
SU781808A1 true SU781808A1 (ru) | 1980-11-23 |
Family
ID=20814143
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU782734114A SU781808A1 (ru) | 1978-12-14 | 1978-12-14 | Арифметическое устройство |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU781808A1 (ru) |
-
1978
- 1978-12-14 SU SU782734114A patent/SU781808A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3515344A (en) | Apparatus for accumulating the sum of a plurality of operands | |
US3571803A (en) | Arithmetic unit for data processing systems | |
US3919534A (en) | Data processing system | |
US3678259A (en) | Asynchronous logic for determining number of leading zeros in a digital word | |
JP2822399B2 (ja) | 対数関数演算装置 | |
US3914588A (en) | Digital filters | |
SU781808A1 (ru) | Арифметическое устройство | |
US3591784A (en) | Real time digital fourier analyzer | |
US3644724A (en) | Coded decimal multiplication by successive additions | |
JP2732673B2 (ja) | 離散的コサイン変換装置 | |
SU1809438A1 (en) | Divider | |
SU1756887A1 (ru) | Устройство дл делени чисел в модул рной системе счислени | |
SU857977A1 (ru) | Устройство дл делени чисел | |
SU1709301A1 (ru) | Устройство дл делени | |
SU1388857A1 (ru) | Устройство дл логарифмировани | |
SU1325467A1 (ru) | Устройство дл делени | |
SU1640709A1 (ru) | Устройство дл выполнени быстрого преобразовани Фурье | |
SU491946A1 (ru) | Устройство дл извлечени корн -ой степени | |
SU1594562A1 (ru) | Процессор быстрого преобразовани Хартли-Фурье вещественных последовательностей | |
SU748409A1 (ru) | Устройство дл умножени двоично- дес тичных чисел | |
SU1023324A1 (ru) | Устройство дл вычислени логарифмов двоичных чисел | |
SU522497A1 (ru) | Арифметическое устройство | |
SU1411742A1 (ru) | Устройство дл сложени и вычитани чисел с плавающей зап той | |
SU634272A1 (ru) | Логарифмирующее устройство | |
SU972517A1 (ru) | Устройство дл выполнени быстрого преобразовани Фурье |