SU972517A1 - Устройство дл выполнени быстрого преобразовани Фурье - Google Patents
Устройство дл выполнени быстрого преобразовани Фурье Download PDFInfo
- Publication number
- SU972517A1 SU972517A1 SU813298729A SU3298729A SU972517A1 SU 972517 A1 SU972517 A1 SU 972517A1 SU 813298729 A SU813298729 A SU 813298729A SU 3298729 A SU3298729 A SU 3298729A SU 972517 A1 SU972517 A1 SU 972517A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- switch
- register
- sum
- Prior art date
Links
Description
Изобретение „относитс к автомати ке и вычислительной технике и может .быть использовано в аппарате, осуществл ющем спектральную обработку электрических сигналов в реальном масштабе времени. Известно устройстводл выполнени быстрого преобразовани Фурье, содержащее четыре сумматора, три мн жительных блока, два сумматора-вычи тател , четыре регистра L-4 Недостатком устройства вл етс большое количество оборудовани , так как дл выполнени каждой арифметической операции оно содержит отдельный блок. Наиболее близким техническим решением к изобретению вл етс устройство дл выполнени быстрого пре образовани Фурье,.содержащее шесть .входных регистров, блок управлени , коммутатор, сумматор, два регистра суммы, коммутатор сомножителей, блок умножени , четыре регистра произве-г дений 12. Недостатком известного устройства вл етс низкое быстродействие, поскольку в нем последовательно выполн ютс четыре операции умножени . Целью изобретени вл етс повы- шение быстродействи устройства. , Поставленна .цель достигаетс тем, что устройство дл выполнени быстрого преобразовани Фурье, содержащеег шесть входных регистров, входы которых вл ютс информационными входами устройства, блок управлени , первый коммутатор, первый сумматор , первый и второй регистры суммы , причем выходы первого и второго входных регистров подключены соответственно к первому и второму информационным входам первого кокмутатора, управл киций вход первого коммутатора слагаемых подключен к первому выходу блока управлени , выход первого коммутатора слагаемых подключен к первому входу первого сумматора, выход которого подключен к входам первого и второго регистров суммы, содержит второй, третий, четвертый и п тый коммутаторы, второй сумматор, третий, четвертый, п тый и шестой регистры суммы, квадратор, причем выход второго входного регистра подключен к первому информационному .входу второго коммутатора и первому информационному входу п того коммутатора , выход третьего входного регистрс-i подключен к первым информационным входам третьего и четвертого коммутаторов, выход четвертого входного регистра подключен к третьему информационному входу первого коммутатора и вторым информационным входам второго и п того коммутаторов выход п того входного регистра подключен к вторым информационным входам третьего и четвертого коммутаторов , выход шестого входного регист ра подключен к третьему информационному входу второго коммутатора, выход третьего коммутатора подключен к второму входу первого сумматора, выходы второго и четвертого коммутаторов подключены соответственно к первому и второму входам второго сум матора, выход первого cyjviMaTopa подключен к входу третьего регистра суммы, выход второго сумматора подключен к входам четвертого, п того ишестого регистров суммы,.выход первого регистра суммы подключен к третьим информационным входам четвер того и п того коммутаторов, выход второго регистра суммы подключен к третьему информационному входу треть его коммутатора, выход третьего регистра суммы подключен к четвертым информационным входам первого и п того коммутаторов, выход четвертог регистра суммы подключен к п тому информационному входу первого комму татора и к четвертому информационному входу четвертого коммутатора, выход п того регистра суммы подключе к п тым информационным входам четвер того и п того коммутаторов, выход шестого регистра суммы подключен к шестым информационным входам первог и п того коммутаторов, выход п того коммутатора подключен к входу квадратора , выход которого подключен к четвертым информационным входам вто рого и третьего коммутаторов, второ третий, четвертый и п тый выходы бл ка управлени подключены к управл ю щим входам BToppio, третьего, четвертого и п тог9 коммутаторов соответственно , выходы первого, третьег четвертого и шестого регистров суммы вл ютс информационньп ш выходам устройства. Кроме того, блок управлени состоит из счетчика и дешифратора, причем счетный вход счетчика вл ет тактовымвходом устройства, выход счетчика подключен к входу дешифратора , выходы деши-фратора вл ютс выходами блока управлени . На фиг. 1 представлена функциональна схема устройства дл выполнени быстрого преобразовани Фурье на фиг. 2 - функциональна схема блока управлени . Устройство содержит входные регистры 1-6, входы 7-12 которьрг вл ютс информационными входами устройства , блок 13 управлени , коммутатор 14, квадратор 15, коммутаторы 16-19, сумматоры 20 и 21, регистры суммы 22-27, выходы 28-31 которых вл ютс информационными выходами устройства. Блок управлени 13 состоит из счетчика 32, дешифратора 33, причем счетный вход 34 счетчика вл етс тактовым входом устройства. В устройстве выполн ютс следующие операции ReA-H ReAj+R KA.UA:- + I f в е lmB.,-.-pVAy-l где А - первое комплексное число; BJ - второе комплексное число. Величины R и I определ ютс по известным формулам - r.,- + , где (-J -г-р) , N - объем выборки . Величины R и I с учетом того, что (ReW)2-+( )i 1 ,а также того, что произведение двух чисел А и В можно представить в виде АВ (A+B), наход тс в соответствии с формулами .) ,)-М )-(-.)Ч, . 3- ( (vvibj Rew)- -(. , Квадратор 15 представл ет собой табличную пам ть. В каждой чейке пам ти хранитс половина квадрата числа, вл ющегос адресом чейки. Длительность такта .определ етс cyMTviapHbiM временем обращени к квадратору , временем суммировани и временем задержки сигналов на коммутаторе 14 и одном из коммутаторов 16-19. В первом такте работы устройства в регистры 1-G записываютс исходные данные , RgW, , ж tjj, A.Соответственно. Во втором такте по адресу Re В j из кв.адратора 15 извлекаетс число (RgB: ), которое через коммутатор 18 слагаемых подаетс на сумматор 21. Одновременно через коммутаторы 16, 17 и 19 на сумматор 20 подаютс слагаемые и RgV/, а на сумматор 21 - посто нна величина 0,5. Результаты суммировани поступают в регистры суммы 23 и 27 соответственно.
В третьем такте.в квадраторе 15 по поступающему с регистра суммы 23 адресу определ етс число ( Rg Bj +RpW) которое затем на сумматора 21 складываетс с поступающим через коммутатор 19 с регистра суммы.27 значеtl i т (RgB;) +0,5j. Полученна
сумма записываетс в регистр суммь1 26. Одновременно на сумматоре 20 определ етс разность чисел и 1у„У, поступающих с входных регистров 4 и 5 через коммутаторы 16 и 17 и записываетс в регистр .суммы 22.
В течение четвертого такта из содержимого регистра суммы 26 на сум маторе 21 вычитаетс определ емое в квадраторе 15 число (1,„В;). одновременно на сумматоре 20 это же число суммируетс с содержимым регистра суммы 27, Полученные значеНИН записываютс в регистры суммы 23 и 25.
В п том такте работы устройства по содержимому регистра суммы 22 в квадраторе 15 определ етс число ( wW), которое затем на сумматоре 20 складываетс с содержимьам регистра суммы 23. Результат (величина R) записываетс в регистр суммы 24. Одновременно через коммута.торы 18 и 19 на сумматор 21 посту- . пают значени RgB Hlyy,W, результат суммировани записываетс в регистр суммы 27.
В шестом такте по содержимому регистра 27 в квадраторе 15 определ етс число (RgBj+I W)-, которое затем на сумматоре 20 складываетс с поступающим через коммутатор 16 содержимым регистра 25, вз тым с обратным знаком. Результат записываетс в регистр 22. одновременно с этим через коммутаторы 18 и 19 на сумматор 21 поступают значени и RgW с входных регистров 4 и 2 Результат суммировани записываетс в регистр 26.
В седьмом такте формируетс первый конечный результат вычислений этого на сумматоре 20 складываютс содержимое входного регистра 1 и регистра суммы 24. Конечный результат записываетс в регистр 23. Одновременно с этим по содержимому регистра 26 в квадраторе 15 находитс значение (), поступающеё затем на суматор 21, где складываетс с поступающим через коммутатор 19 содержимым регистра 22 Полученный результат (величина I), записываетс в регистр 27. .
В течение следующего такта на сумматор 20 через коммутаторы 16 и 17 поступают соответственно содержимое входного регистра К величина RgA.,-) и содержимое регистра 24 (величина R
вз тое с обратным знаком. На сумматор 21 через коммутаторы 18 и 19 поступают содержимое входного регистра 6 (величина и содержимое регистра 27 (величина I). Таким . o6pa3ONf, формируютс конечные результаты Rg В.-. и ,A.,v , которые записываютс в регистры сумгиы 22 и 25 соответственно.
В дев том такте работы устройства на сумматоре 21 складываютс содержимое входного регистра 6 (1„А; ) и содержимое регистра 27 (1), вз тое с обратным знаком. Полученное значение .., записываетс в регистр 26
Технический эффект от использовани устройства заключаетс в повышении быстродействи .
Базова операци быстрого преобразовани Фурье в известном устройстве выполн етс за 8 тактов, причем длительность, такта равна длительност операции умножени двух действительных чисел. Базова операци быстрого преобразовани Фурье в данном устройстве выполн етс за 9 тактов, причем длительность такта равна длительности операции сложени (или вычитани ).
Выигрыш в быстродействии Н определ етс из выражени
3- tyw
1.
Н
9 tc8
врем выполнени операции .
SMде умножени над действительными числами;
свврем выполнени операции сложени (или вычитани ) над действительными числами,
формула изобретени
Claims (2)
1. Устройство дл выполнени быстрого преобразовани ;Фурье, содержащее шесть входных регистров, входы которых вл ютс информационными входами устройства7 блок управлени , первый коммутатор, первый сумматор, первый и второй регистры сумгды, причем выходы первого и второго входных регистров подключены соответственно к первому и второму информгщионным входам первого коммутатора, управл ющий вход первого коммутатора слагаемых подключен к первому выходу блока управлени , выход первого коммутатора слагаемых подключен к первому входу первого сумматора, выход которого подключен к входам первого и второго регистров суммы, о т л и ч а ю щ .е е с Я тем, что, с целью повыаени быстродействи , оно содержит второй, третий, четвертый и п тый коммутаторы, второй сумматор, .третий, четвертый, п тый и шестой
регистры суммы, квадратор, причем выход второго входного регистра подключен к первому информационному входу второго коммутатора и первому информационному входу п того коммутатора , выход третьего входного регистра подключен к первым информационным входам третьего и четвертого коммутатора, выход четвертого входного регистра подключен к третьему информационному входу первого коммутатора и вторым информационным входам второго и п того коммутаторов, выход п того входного регистра подключен к вторым.информационным входам третьего и четвертого коммутаторов , выход luecToro входного регистра подключен к третьему информационному входу второго коммутатора, выход третьего коммутатора подключен к второму входу первого сумматора, выходы втсфого и четвертого коммутаторов подключены соответственно к первому и второму входам второго сумматора, выход первого сумматора подключен к входу третьего регистра суммы, второго сумматора подключен к входам четвертого, п того и шестого регистров суммы, выход первого регистра суммы подключен к третьим информационным входам четвертого и п того коммутаторов, выход второго регистра суммй подключен к третьему информационному вкоду -третьего коммутатора, выход третьего регистра суммы подключен к четвертым информационным входам первого и п того коммутаторов, выход четвертого
рёгистра суммы подключен к п тому информационному входу первого коммутатора и к четвертому информационному входу четвертого коммутатора, выход п того регистра суммы подключен к п тым информационным входам четвертого и п того коммутаторов, выход шестого регистра суммы подключен к шестым информационным входам первого и п того коммутаторов, выход п того коммутатора подключен к входу квадратора, выход которого подключен к четвертым информационным входам второго и третьего коммутаторов , второй, третий, четвертый и п тый выходы блока управлени подключены к управл ющим входам второго, третьего, четвертого и п того коммутаторов соответственно, выходы первого, третьего, четвертого
и шё стого регистров суммы вл ютс информационными выходами устройства.
2. Устройство по п.1, о т л и чающеес тем, что блок управлени состоит из счетчика и дешифратора/ причем счетный вход счетчика вл етс тактовым входом устройства , выход счетчика подключен к. входу дешифратора, выходы деишфратора вл ютс выходами блока управлени .
Источники информации, прин тые во внимание при экспертизе
1. Авторское свидетельство СССР № 656070, кл. G 06 F 15/332, 1979.
2. Авторское свидетельство СССР
598085, кл. G 06 F 15/332, 1979 (прототип).
/2
8
28
Hdjijlf Ябл.Ю ИбйЛ Нб/I.W КВлЮ
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813298729A SU972517A1 (ru) | 1981-03-24 | 1981-03-24 | Устройство дл выполнени быстрого преобразовани Фурье |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813298729A SU972517A1 (ru) | 1981-03-24 | 1981-03-24 | Устройство дл выполнени быстрого преобразовани Фурье |
Publications (1)
Publication Number | Publication Date |
---|---|
SU972517A1 true SU972517A1 (ru) | 1982-11-07 |
Family
ID=20962108
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU813298729A SU972517A1 (ru) | 1981-03-24 | 1981-03-24 | Устройство дл выполнени быстрого преобразовани Фурье |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU972517A1 (ru) |
-
1981
- 1981-03-24 SU SU813298729A patent/SU972517A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3721812A (en) | Fast fourier transform computer and method for simultaneously processing two independent sets of data | |
GB1330700A (en) | Real time fast fourier transform processor with sequential access memory | |
SU972517A1 (ru) | Устройство дл выполнени быстрого преобразовани Фурье | |
US3582634A (en) | Electrical circuit for multiplying serial binary numbers by a parallel number | |
JP2732673B2 (ja) | 離散的コサイン変換装置 | |
JPH0371331A (ja) | 乗算器 | |
SU714409A1 (ru) | Цифровое устройство дл решени системы линейных уравнений | |
JP2529229B2 (ja) | コサイン変換装置 | |
SU686034A1 (ru) | Многоканальное цифровое сглаживающее устройство | |
SU962942A1 (ru) | Устройство дл умножени в системе остаточных классов | |
SU579614A1 (ru) | Устройство дл делени | |
SU1506456A1 (ru) | Аналоговое вычислительное устройство | |
SU868751A1 (ru) | Устройство дл умножени | |
SU491946A1 (ru) | Устройство дл извлечени корн -ой степени | |
SU881741A1 (ru) | Цифровой логарифмический преобразователь | |
SU957204A1 (ru) | Устройство дл умножени | |
SU617744A1 (ru) | Дискретно-аналоговый фурьепреобразователь | |
SU615439A1 (ru) | Устройство дл обработки сейсмической информации в реальном масштабе времени | |
SU612249A1 (ru) | Стохастический цифровой функциональный преобразователь | |
SU1108441A1 (ru) | Цифровой функциональный преобразователь | |
SU739558A1 (ru) | Функциональный преобразователь с кусочно-линейной аппроксимацией | |
SU877521A1 (ru) | Преобразователь двоично-дес тичного кода в двоичный | |
SU1718242A1 (ru) | Многоканальный автокоррел тор | |
SU991414A1 (ru) | Устройство дл умножени | |
SU942247A1 (ru) | Цифровой нерекурсивный фильтр |