SU957204A1 - Устройство дл умножени - Google Patents
Устройство дл умножени Download PDFInfo
- Publication number
- SU957204A1 SU957204A1 SU803223577A SU3223577A SU957204A1 SU 957204 A1 SU957204 A1 SU 957204A1 SU 803223577 A SU803223577 A SU 803223577A SU 3223577 A SU3223577 A SU 3223577A SU 957204 A1 SU957204 A1 SU 957204A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- register
- group
- memory block
- input
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
1
Изобретение относитс к вычистгге ъной и может быть использовано о быстродействующих ЦВМ, процессорах специального нозначе га , в радио- и падррлокащюнной аппаратуре, а также в цифровых системах приема и передачи ин формации дл вьшолг1ени операщпт умножени над массивакш чисел, представленных в цифровом виде.
Известно устройс-тво, содержащеею
, первый и второй блоки элементов ИЛИ, регистр множител , регистр мт-южимого 1 .
Недостатком дашюго устройства вл етс то, что с увеличением числа раэ fs р дов операндов резко уве.пичиваетс объем оборудоватэд v сложность технической реализации.
Наиболее близким по технической сущности к предлагаемому вл етс устройство , содержащее регистр 5угаожимого, регистр множител , блок пам ти, причем информационные входы регистра множимого соединены соответственно с входами
2
кпюжимого устройства, информационные 11ходы ретастра множител соединены соотвс 1х;1ч енно с вхсздами множител устройства, вьк;1ады блока пам ти вл готс ра;1р дными выходами устройства 1
Недостатком известного устройства в.мюпс также больщие затраты оборудоватш при тзеличении разр дности опергпщоп .
Цель изобрететш - сокращение .л оборудовани .
Поставленна цель достигаетс тем, что R устройство введ(ны блок сравнени , кок мутат6р, сумматор по модулю два, причем выходы (N -1) младцпгх разр дов регистра множимого соединены с оответственно с входами первой групты блока сравнени и информацио)гнъгми вхо- первой группы кo мyтaтopa, информационные входы второй гругты которого соединены соответственно с выхода кга (N-1) младших разр дов регистра множител и с входами ivropoft группы блока сравнетш, пр мой выход которого-
3,9
соединен с первым уггравл кшгим Входом коммутатора, второй управл ющий вход KOTojioro соединен с инверс -а 1м выходом блока сравнени , выходы первой группы коммутатора соединены соответственно с адресными входами первой группы блока пам ти, адресные входы второй группы которого соединены соответствешю с выходак-га второй группы коммутатора, первый вход сумматора по модулю два соединен с выходом старшего разр да регистра множимого, а второй вход - с выходом старшего разр да регистра множител , сук-гматора по модулю два вл етс 3 mKoraiiM выходом устройства. На чертеже представлена структурна схема предлагаекдого тггройства.
Устройство содержит регистр 1 множимого , регистр 2 мгножител , блок 3 сравнени , группу элементов 4 И, группу 9леме 1тов 5 И, rpjiiny элементов G И, группу элементов 7 И, элементов 8 ИЛИ, группу элементогь 9 ИЛИ , блок 10 пати ти, сумматор 11 по два, коммутатор 12.
В устройстве информационные входы пегистра 1 множимого соединены соот- вет-ственно с входами множиыот о устройства , И}1форма1.шонШ2 е входы регистра 2 множител соеш1нены соответственно с входал-ги множител устройства, Н|згходы блока 10 пам т вл ютс разр дными выходакти устройства, выходы (N-1) младших разр дов регистра 1 множимого соединены соответственно с входа.ми первой группы блока 3 сравнешш и информационными входами первой группы коммутатора 12, информаш- онные входы второй грутшы которого соединены соответственно с выходами (N-1) младших разр дов регистра 2 мпожитегш и с выходами второй группы блока 3 сравнени , пр мой выход которого соединен с первым управл юшд-1м входом коммутатор 12, второй управл юш 1Й вход которого соединен с тгаве|:)СШзГМ выходом блока 3 сравнешш, выходь первой группы коммутатора 12 соединены соотве1х;твенно с aдpec cы m входаь и первой группы блока 1О пак-1 ти, адресщле входы второй пы которого соедине 1ы соответстр енно с Выходами второй группы коммутатора 12 первый вход сумматора 11 по модулю два соединен с выходом старшего разр да регистра 1 множимого, а второй вход - с выходом старшего регистра 2 кпюжител , вых-од сумматора 11 по модулю два вл етс знпко гы.( выходом устройства.
Г204
Устройство работает след51оип1м of разом .
Исходные операнды множител X и МНОЖ15МОГО Y . пред(:тавленныо в двоичном пр мом коде с фиксированной зап той , записываютс соотвстств.онно и N разр дные регистры 1 и 2. (продел ем X и Y следукж м образол;:
У ::: oL ,
Ч: Р, :н ,
где d ii р - знаковые разр ды оиерэццог,, а X и - ХЮдули оперпидог.,
N-1
X
X. m
N-1/m
1 1
N V
Г1I 1
NI (П
где скснование сис-тг--.-ы fтп, ni-.., а край} Ий слевп ;г:.:р д :n: -;;i- -; , j: шим.
Модуль X , т.с-. (N-1) м.г;р. разр ды реги;стра 1 мио кител5с, nocrynaiT параллельным кодом на по|)1. входов блока 3 сравнош is иифсчэм-ттгионные входы первой гругпы кок хтутатора 12. Модуль вдсла V , т.е. (W-::.) MJUVT..шие разр ды регистра 2 :т1о;4и.,, - ос-тупает параллельным ко.. .-:) .)ic
входы блока 3 сравнош , а тшок;; и: информациошшш входы i;-;-jp-M трупиь; коммутатора 12. :ллок 3 ( работает следуетдим образом.
Пели X 7/у , то выход блока определ етс единичным состо ниём.
Если X У , то выход блока определ етс нулевым состо нием.
Когда сигнал управлени определ етс состо нием логической единицы, модуль числа X с выходов элементов 4 И через элементы 8 ИЛИ поступает в качестве первого адреса на первые адресные входы блока 10 пам ти, а модуль числа У с вьпсодов элементов 7 И через элементы
9 ИЛИ поступает в качестве р,торого адреса на вторые адресные входы блока 10 пам ти. В случае, когда сигнал JTIравлеии определ етс состо нием логи ческо .го ну , модузть числа X с выходов
элементов 5 И через элементы 9 ИЛИ nocT TiaeT на вторые адресные входы блока 10 пам ти, а модуль числа У с выходов элементов 6 И через элементы 8 ИЛИ поступает на первые адресные
5 входь блока 10 пам ти.
Claims (2)
- Знак результата произведелт опредол етс сумматором 11 по модулю два, на первый и второй входы которого 5 поступают знаковые dL н fl разр ды исходных операндов. Блок 10 пам ти представл ет посто ное запом1щагсвщее устройство (ПЗУ), в чейках пам ти которого хран тс предварите ьно рассчитанные результаты произведений двух опера щов, используе мых в качестве исходных адресов. Использование данной структуры при построении устройства дл умножени позвол ет в процессе умножени формировать больший из двух модулей на первых входах блока 10 пам ти, что влече сокращение почти R два раза его емкос ти и объема оборудовани . В доказатель ство можно рассмотреть пример перемн жени двух опера1щов, моду.ггь которых представлен трехразр дным двоичным числом. При подключении исходных операндов непосредственно к адреошгм входам блока 10 пам ти его емкость, а соответственно и объем оборудовани определ € тс числом слов произведений Р К (К - 1), гйе К 2г- количество возможных комбинаций из г -разр дного двоичного числа. Дл в ПЗУ необх димо записать 56 слов по 6 разр дов каждое. Использование предлагаемого устройства позвол ет исключить дублирование результатов произведений, которое, напр мер, возникает в прототипе при перемножении двух модулей так15м образом. OlOxOll 011x010, за счет посто нного формировани на одних из входов блока 1О пам ти большего модул . В результате в ПЗУ необходимо хранение p(p+i; только г ZIP:: Р-1 СЛОВ того же формата, т.е. имеет место сокращешге оборудовани . Формула изобретени Устройство дл умножени , содержащее регистр множимого, регистр множи46 тел , блок пам ти, причем информационные входы регистра множимого соединены соответственно с входом множимого устройства , информашгонные входы регистра множител соединены со(ггветстпенно с входами множител устройства, выходы блока пам ти вл ютс разр дныьти выходами устройства, отличающеес том, что, с целью сокрашешг обърм1 оборудовани , в него введотпы блок сравнени , коммутатор, сумматор по модулю два, причем выходы () младигах разр - ; дов регистра множимого соединены соответственно с входал-п первой грУ1ты блока сравнетги и информационнъ1 ги входами первой группы коммутатора, информационные входы второй группы которого соединены соответственно с выxoдa rn (N-1 ) младщ1сх разр дов регистра гножнтел и с входами второй группы блока сравнени , пр мой вь1ход которого соединен с первым управл к цим входом коммутатора , второй управ; юший вход которого соединен с инверсным выходом блока сравнени , выходы первой группы кзлтмутатора соединенъ соответственно с адресныкто входами первой блока пам ти, адреснъю входы второй группы которого соединены соответственно с выходами второй группы коммутатора, первый вход сумматора по модулю два соединен с выходом старшего разр да регистра множимого, а второй вход - с выходом старшего разр да регистра множител , выход сумматора по модулю два вл етс знаковым вькодом устройства. Источники информации, прин тые во внимание при экспертизе 1,Авторское свидетельство СССР № 623204, кл. Q 06 F 7/52, 1977.
- 2.Теори и применение матемеггичес- ких мащин. Под ред. Оранского А. М. Минск, БГУ, 1972, с. 149 (прототип).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU803223577A SU957204A1 (ru) | 1980-12-24 | 1980-12-24 | Устройство дл умножени |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU803223577A SU957204A1 (ru) | 1980-12-24 | 1980-12-24 | Устройство дл умножени |
Publications (1)
Publication Number | Publication Date |
---|---|
SU957204A1 true SU957204A1 (ru) | 1982-09-07 |
Family
ID=20934020
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU803223577A SU957204A1 (ru) | 1980-12-24 | 1980-12-24 | Устройство дл умножени |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU957204A1 (ru) |
-
1980
- 1980-12-24 SU SU803223577A patent/SU957204A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3831013A (en) | Correlators using shift registers | |
SU957204A1 (ru) | Устройство дл умножени | |
US3716843A (en) | Modular signal processor | |
SU1667059A2 (ru) | Устройство дл умножени двух чисел | |
SU1273909A1 (ru) | Генератор последовательности @ -чисел Фибоначчи | |
SU623258A1 (ru) | Устройство мажоритарного декодировани | |
SU1166104A1 (ru) | Устройство дл вычислени синусно-косинусных зависимостей | |
SU972517A1 (ru) | Устройство дл выполнени быстрого преобразовани Фурье | |
KR880001011B1 (ko) | 유한필드내의 곱셈 처리방법 | |
SU1417192A1 (ru) | Устройство дл вычислени остатка по модулю от двоичного числа | |
SU1667055A1 (ru) | Устройство дл умножени чисел по модулю | |
SU951294A1 (ru) | Устройство дл сравнени двоичных чисел | |
RU2045770C1 (ru) | Устройство для формирования остатка по модулю три | |
SU1309258A1 (ru) | Устройство дл цифровой обработки сигналов | |
SU1091145A1 (ru) | Генератор функций Уолша | |
RU1809439C (ru) | Устройство дл вычислени элементарных функций | |
SU1432502A1 (ru) | Устройство дл сравнени чисел | |
SU1193663A1 (ru) | Сумматор уплотненных кодов | |
SU1383346A1 (ru) | Логарифмический преобразователь | |
SU805304A1 (ru) | Устройство дл вычислени сумм произведений | |
SU674051A1 (ru) | Устройство дл решени систем алгебраических уравнений | |
SU1401448A1 (ru) | Устройство дл реализации булевых симметричных функций | |
SU1018115A1 (ru) | Устройство дл умножени | |
SU1397919A1 (ru) | Устройство дл формировани остатков по модулю | |
SU1140114A1 (ru) | Устройство дл масштабировани чисел в остаточной системе счислени |