SU1383346A1 - Логарифмический преобразователь - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дл  воспроизведени  лoгapиф fflчecкoй функции. Цель изобретени  - повышение быстродействи  преобразовател  при обработке позиционного кода аргумента. Преобразователь имеет блок пам ти 1, второй и первый счетчики 2 и 3, управл емый делитель частоты 4, число- импульсный умножитель 5, схему сравнени  6, блок вычитани  7, генератор 8, триггер 9, элемент задержки 10, элемент ИЛИ II и элемент И 12. В предлагаемом преобразователе повьше- ние быстродействи  достигаетс  введением блока пам ти, схемы сравнени  кодов, управл емого делител  частоты , генератора, элемента И и новых оригинальных св зей. 1 ил. Ф (Л

Description

Старшие paipfdtif

Младшие

P i3f d L 71

00

00 со со 4;

а

Изобретение относитс  к автоматике; и вычислительной технике и может быть использовано дл  воспроизведени  логарифмической функции.

Целью изобретени   вл етс  повышение быстродействи  преобразовател  при обработке позиционного кода аргумента ,

На чертеже приведена структурна  схема преобразовател .

Преобразователь содержит блок I пам ти, второй 2 и первый 3 счетчики управл емый делитель 4 частоты, чис- лоимпульсный умножитель 5, схему 6 сравнени , блок 7 вычитани , генератор 8, триггер 9, элемент 10 задержки , элементы ИЛИ 11 и,И 12.

Устройство работает следующим образом .

Перед началом работы счетчики 2 и 3 и триггер 9 наход тс  в нулевых состо ни х. С приходом позиционного полноразр дного кода аргумента на входы адреса блока 1 пам ти и на уп- равл ющие входы управл емого делител  частоты подаютс  i старших, а на первые входы схемы 6 m младших разр дов аргумента х. Значение аргумента в этом случае можно представить в виде

X N, К + N

г

(1)

где

К

N( - значение кода, определ емое i старшими разр дами

N2 - m младшими разр дами; если apijyMeHT представлен в двоичном коде;

m

10 - если аргумент представлен в двоично-дес тичном коде причем

X К(2)

При подаче кода N, на адресные входы блока 1 пам ти с его вькодов снимаетс  полноразр дный код, соот- ветствуюи1ий значению логарифмической фун;кции при значении аргумента, равного N , К, который затем переписываетс  в счетчик 2 результата.

Полноразр дное значение кода аргумента подаетс  одновременно на элемент ИЛИ 11, выход которого подключен к входу элемента задержки 10. Если хот  бы на одном из входов элемента 11 присутствует сигнал логической 1, а это следует из услови  (2), то через врем , определ емое временем задержки элемента 10, этот сигнал по витс  на входе элемента

5

0

5 0

5

И 12. Врем  задержки элемента 10 должно быть равно или больше впеме- ни считывани  кода из блока 1 пам ти и записи его в счетчик 2. После этого через открытый элемент И 12 начинают поступать импульсы с выхода генератора 8.

Очевидно, что с этого момента времени начинаетс  преобразование параллельного кода N (младших разр дов аргумента) в соответствующее число импульсов. В этом случае можно представить число N в виде приращений числа импульсов dN, которые поступают с выхода элемента И 12 на вход счетчика 3 и второй вход блока 7 вычитани . Работа блока 7 вычитани  описываетс  уравнением

dz, т - dz,(3)

где dz - приращени  числа импульсов

на выходе блока 7; dz,, - приращени  числа импульсов на первом входе блока 7.

Приращени  dz, поступают на вход 5шравл емрго делител  4 частоты, работа которого описываетс  уравнением

d., . г. (4)

Приращени  с выхода управл емого делител  4 частоты поступают одновременно на вход счетчика 2 результата и на вход числоимпульсного умножител  5, работа которого описываетс  уравнением

, N, , dz2 -- dz,,

(5)

где Nj - число, записанное в счетчике 3 и используемое дл  управлени  работой числоимпульсного умножител  5. Подставл   (3) и (5) в (4), получаем

К dN2

K-N, + Nj

(6)

Число в счетчике 2 результата измен етс  по следующему закону X kN,+N2

Np(x)Np(KN,) + I dz,, (7)

x.kN,

где Np(KN,)Kln-|- KlnN, - код, соответствующий значению логарифмической функции при значении аргумента, равного KN,.

Учитьша , что число в счетчике 3 равно

NI

N, J

dN, N

г

a также то, что

dNj dx,

после подстановки (I), (8) и (6) получаем

, Kdx

dz .

X

Подставив это уравнение в после простых преобразований чаем

Np(x) К1п|

(11)

Таким образом, старшие разр ды кода аргумента обрабатьшаютс  блоком пам ти в соответствии с уравнением (11), и результат логарифмического преобразовани  заноситс  в счетчик 2 результата. Младшие разр ды кода аргумента обрабатываютс  схемой: число- импульсного логарифмического преобразовани  с представлением результата в счетчике 2.

1383346

10

15

20

элемент задержки, вход которого соединен с выходом элемента ИЛИ, вьпсод первого счетчика соединен с управл ющим входом числоимпульсного умножител  , выход которого соединен с входом первого операнда блока вычитани , отличающийс  тем, что, с целью повышени  быстродействи  преобразовател  при обработке позиционного кода аргумента, в него введены блок пам ти, схема сравнени , управл емый делитель частоты, генератор и элемент И, причем старшие разр ды входа аргумента преобразовател  соединены с входами задани  коэффициента делени  управл емого делител  частоты и адресными входами блока пам ти , младшие разр ды входа аргумента преобразовател  соединены с первыми входами схемы сравнени , второй вход которой соединен с выходом первого счетчика, вход разр дов аргумента преобразовател 

Быстродействие данного устройства 25 соединен с входами элемента ИЛИ, выопредел етс  количеством младших разр дов преобразуемого числа. Устройство целесообразно использовать при большой разр дности аргумента, так как применение в этом случае функциональных преобразователей число-импульсного типа неприемлемо из-за низкого их быстродействи , а функциональных преобразователей на базе блоков пам ти - из-за больших аппаратурных затрат. I

Claims (1)

1. Формула изобретени  I

   Логарифмический преобразователь, содержащий первый.и второй счетчики, числоимпульсный умножитель, блок вычитани , триггер, элемент ИЛИ и

   0

   5

   0

   ход элемента задержки соединен с первым входом элемента И, второй вход которого соединен с инверсным выходом триггера, счетный вход которого подключен к выходу схемы сравнени , выход генератора соединен с третьим входом элемента И, выход которого соединен со счетным входом первого , счетчика и входом второго операнда блока вычитани , выход которого сое- диг;ен с информационным входом управл емого делител  частоты, выход которого соединен со счетным входом второго счетчика и информационным входом числоимпульсного умножител , выход блока пам ти соединен с информационным входом второго счетчика.