SU842810A1

SU842810A1 - Двоичный делитель частоты

Info

Publication number: SU842810A1
Application number: SU792814177A
Authority: SU
Inventors: Павел Васильевич Соловов
Original assignee: Рязанский Радиотехнический Институт
Priority date: 1979-08-15
Filing date: 1979-08-15
Publication date: 1981-06-30

Description

Изобретение относится к автоматике и вычислительной технике и может быть использовано как автономное операционное звено, так и в составе частотно-импульсных вычислительных устройств .

Известен делитель частоты, содержащий двоичный счетчик, узел переноса кода и элемент задержки, причем выход старшего разряда счетчика через элемент задержки управляет узлом переноса входного кода в двоичный счетчик а входная частота подается на двоичный счетчик, при переполнении которого открывается узел переноса, через который входной код заносится в счетчик [1].

Недостаток этого устройства большие динамические погрешности, обусловленные изменением входного кода от момента его переноса в счетчик до момента переполнений счетчика.

Известен делитель частоты, содержащий суммирующий двоичный! счетчик й схему сравнения кодов, выход которой соединен с установкой ¹'0‘‘ счетчика, выходы каждого разряда которого соединены со входами схемы сравнения, другие входы которой подключены к разрядным шинам входного кода. В этом устройстве импульс выходной частоты е ^F8blx (t)/N_ev(t) ³ появляется в момент достижения содержимым счётчика величины входного кода [2].

Недостаток известного устройства относительно невысокое быстродейст1® вие за счет низкого значения верхнего предела входной частоты. Цель изобретения - устранение, увеличение быстродействия. Поставленная цель достигается тем, что двоичный делитель частоты, содержащий двоичный суммирующий счетчик и схему сравнения кодов, входы которой соединены с выходами счетчика и со входами разрядов входного кода двоичного делителя частоты, дополнительно содержит формирователь импульса и-элемент И, причем выход схемы сравнения кодов соединен с первым входом элемента И, выход крторо25 го соединен с выходом двоичного дели тёля частоты и с установочными входами счетчика, счетный вход которого соединен со вторым входом элемента И и выходом формирователя импульса, вход которого соединен со входом входной частоты двоичного делителя частоты.

На фиг.1 приведена блок-схема двоичного делителя частоты; на фиг.2временные диаграммы, поясняющие его работу.

Делитель частоты содержит двоичный суммирующий счетчик 1, схему 2 сравнения кодов, формирователь 3 импульса и элемент И 4, причем выход схемы 2 сравнения кодов соединен с первым входом элемент^ И 4 выход которого соёдииен с выходом 5 на который поступает выходная частоты, а также со входом установки в единицу первого разряда счетчика 1 и входом установки в нуль остальных разрядов, счетчика 1, счетный вход которого-(Соединен со вторым входом элемента И 4 и выходом формирователя 3 импульса, вход которого соединен со входом 6, на который поступает входная частота. ' Входы схемы 2 сравнения кодов подключены к разрядным выходам счетчика,! и к многоразрядному/ входу 7 входного кода.

Делитель частоты работает следующим образом.

формирователь 3 формирует из входной последовательности короткие импульсы, которые, поступая в счетчик 1, увеличивают его содержимое до величины N . При этом на выходе схемы* 2 сравнения кодов появляется высокий потенциал. Благодаря этому следующий импульс входной частоты пройдет через, элемент И 4 на выход устройства и, кроме того, установит счетчик 1 в исходное состояние ^Л * N_Cu=00*·.01.При этом высокий потен-, циап на выходе схемы 2 сравнения кодов меняется на низкий, и элемент И 4 закрывается.

Таким образом, если в известном устройстве импульс выходной частоты формируется за один N_w -ый период входной частоты, то в предлагаемом делителе частоты этот процесс разбит на два такта'. Первый из них заканчивается после поступления в счетчик 1 (N^-D-ro импульса входной частоты., появлением высокого потенциала на выходе схем* 2 сравнения кодов (Ы^ц· “Ng, ) . Второй такт занимает следующий период входной частоты! Нщ -ый импульс проходит через элемент И 4 на выход делителя частоты, а также устанавливает счетчик в исходное состояние. Минимально допустимый период следования импульсов входной частоты составляет ^T»min⁼ ‘ V'S' где^ - время задержки срабатывания счетчика 1 и схемы 2 сравнения.

Для известного устройства эта величина вдвое больше, так как появивт шийся через время (%+¾) импульс на выходе схема 2 сравнения кодов должен произвести обнуление счетчика 1 (X,) и только через время исчезнет (с такой задержкой схема 2 сравнения отреагирует на обнуление счетчика 1).

Таким образом, повышение быстродействия достигается за счет того, что верхний предел выходной частоты· в предлагаемом устройстве выше вдвое, чем у прототипа.

Claims

(54) ДВОИЧНЫЙ ДЕЛИТЕЛЬ ЧАСТОТЫ входной частоты двоичного делител частоты, На фиг.1 приведена блок-схема двоичного делител частоты; на фиг. временные диаграммы, по сн ющие его работу. Делитель частоты содержит двоичный суммирующий счетчик 1, схему 2 сравнени кодов, формирователь 3 импульса и элемент И 4, причем выход схемы 2 сравнени кодов соеди нен с первым входом элементе И 4 вы ход которого соединен с выходом 5 на который поступает выходна частоты , а также со входом установки в единицу первого разр да счетчика 1 и входом установки в нуль остальных разр дов, счетчика 1, счетный вход которого -(Соединен со вторьил входом элемента И 4 и выходом формировател 3 импульса, вход которого соединен со входом 6, на который поступает входна частота. . Входы схемы 2 сравнени кодов подключены к разр дным выходам счетчика , и к многоразр дному/ входу 7 входного кода. ДЭлитель частоты работает следую щим образом. Формирователь 3 формирует из входной последовательности короткие иглпульсы, которые, поступа в счетч 1, увеличивают его содержимое N(;j до величины N . При этом на выходе схемы-2 сравнени кодов по вл етс высокий потенциа 1. Благодар этому следующий импульс входной частоты пройдет через, элемент И 4 на выход устройства и, кроме того, установит c4ej4HK 1 в исходное состо ние . . .01.При этом высокий потенциап на выходе cxeva 2 сравнени кодов мен етс на ниэкийг и элемент И 4 закрываетс . Таким образом, если в известном устройстве импульс выходной частоты формируетс за один Ng -ый период входной частоты, то в предлагаемом делителе частоты этот процесс разбит на два такта . Первый из них заканчиваетс после поступлени в счетчик 1 ()-ro импульса вход ной частоты., по влением высокого потенциала на выходе cxei«i 2 сравнени кодов (N °N ) . Второй такт занимает следующий период входной частоты импульс проходит чеоез элемент и 4 на выход делител частоты, а также устанавливает счетчик в исходное состо ние. Минимально допустимый период следовани импульсов входной частоты составл ет Texmi4 -VV - врем задержки сраоатывани счетчика 1 и схемы 2 сравнени . Дл известного устройства эта величина вдвое больше, так как по вивт шийс через врем ) импульс на выходе схема 2 сравнени кодов должен произвести обнуление счетчика 1 (Т) и только через врем . исчезнет (с такой задержкой схема 2 сравнени отреагирует на обнуление счетчика 1). Таким образом, повышение быстродействи достигаетс за счет того, что верхний предел выходной частоты, в предлагаемом устройстве выше вдвое, чем у прототипа. Формула изобретени Двоичный делитель частоты, содержащий двоичный суммирующий счетчик и схему сравнени кодов, входы которой соединены с выходами счетчика и со входами разр дов входного кода двоичного делител частоты, о т л и ч а ю щ и и с тем, что, с целью повышени быстродействи , он дополнительно содержит формирователь импульса и элемент И, причем выход схемы сравнени кодов соединен с пёрвьо4 входом элемента И, выход которого соединен с выходом двоичного делител частоты и с установочными входами счеТчика, счетный вход которого соединен со вторым входом элемента И и выходом формировател импульса , вход которого соединен со входом входной частоты двоичного делител частоты. Источники информации, прин тые во внимание при экспертизе 1.Тахванов Г.И. и др. О построении импульсных моделей с обратной св зью. Сб. Аналогова и аналогоцифрова вычислительна техника . М., Машиностроение, 1965, с.101102 .
2.Martin.J.D. Signal Processing and Computation Hsing Pulse-Rate Techniques- The Radio and Electro- . nic Rng., V.38, o 6, Dec. 1969, p. 335.

fK

п п п п п п п п

ft,

/

(ш

п