SU1283756A1 - Устройство дл вычислени квадратного корн - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть использовано дл  аппаратурной реализации операции извлечени  квадратного корн . Цель изобретени  - сокращение аппаратурных затрат - достигаетс  за счет модификации регистра 1 результата. Устройство содержит ре.- гистр 3 сдвига аргумента, сумматор 2 и регистр 1 результата, содержаний (п+1) 1К-триггеров и п - 2 ahe- ментов И (где п - разр дность регистра 1). Принцип работы устройства основан на поразр дных операци х с использованием сдвига. 2 ил., 1 табл.

Description

Изобретение относитс  к вычислительной технике и может быть применено дл  аппаратурной реализации операции вычислени  квадратного корн .

Цель изобретени  - сокрашение ап- паратур ных затрат.

На фиг. 1 представлена блок-схема устройства ДД1Я вычислени  квадратного корн J на фиг. 2 - функциональна  схема регистра результата,

Устройство дл  вычислени  квадратного корн  содержит регистр 1 результата , сумматор 2 и регистр 3 сдвига аргумента

Регистр , результата содержит п 1К-триггеров 4, вспомогательный

ГК-триггер 5; элементы И 6 вход 7 переноса, вход 8 сброса и вход 9 си1-1хронизации,

Дл  вы шслени  квадратного корн из числа, содержащего п двоичных разр дов с п разр днои. точностью сумматор 2 и регистр 3 сдвига должны иметь по (п+) разр дово

Вычисление квадратного корн ,осществл етс  следующим образоМв

I

Подкоренное выражение заноситс 

в регистр 3,

В иЬходном состо кии в старшем (левом) разр де (п+1)-го регистра 3 сдвига аргумента записан О в и (п- -)м разр дах регистра

, а в остал

результата записана ньп;; разр дах регистра I записаны О, На вход старшего (n+l)-го разр да первого слагаемого сумматора подана 1.

Сначала производитс  вычисление квадратного корн  из старпшх цвук цифр подкоренного вырагкенн . Дл  этого с помощью сумматора 2 произ водитс  сложение содер}кимого регисра I и содержимого регистра 3, Есл на выходе сумматора 2 образуетс  сигнал переноса 1 % то перва  цифра корн  равна % если сигнала переноса нет О,

Дл  получени  второй цифры корн на вход 9 синхронизадии регистра подаетс  синхроимпульс. При этом перва  цифра корн  заноситс  в обратном к оде в п-й разр д регистра

1, а 1 с выхода триггера 4 () разр да регистра I переписываетс  триггер 4 (п-2)-го разр да этого ргистра ,, Если перва  цифра корн  - едишща, то в сумматоре 2 сформиро

0

ван остаток, который переписываетс  в регистр 3, Если цифра корн  - ноль, то подкоренное выражение, записанное в регистре 3, остаетс  без изменени . Затем производитс  сдвиг регистра 3 на один разр д влево.

Далее процесс вычислени  выполн етс  как и дл  первой цифры корн .

После получени  второй цифры кор-, н  на вход 9 синхронизации 1 результата подаетс  синхроимпульс. В (п-)-й разр д регистра 1 записываетс  втора  цифра корн  (в обратном коде) Единица с выхода триггера 4 (п- 5 2)-го разреза регистра 1 переписываетс  в триггер 4 ()го разр да этого регистра Затем производитс  сдвиг регистра 3 на один разр д влево и определ етс  треть  цифра корн .

После выполнени  п циклов в регистре 1 записываетс  результат вычислени  квадратного корн  в обратном коде.

П р и м е р. Вычисление квадратного корн  из числа 0,101010.

В таблице приведены значени  логических сигналов на информационных входах и выходах триггеров 4 и 5 дл  данного примера.

Сигнал начальной установки поступает через вход 8 ре.гистра 1 на входы сброса триггеров 4 п-гои ()-го разр дов, устанавлива  на их инверсных выходах 1, и на входы установил 1 триггеров 4 остальных разр дов и вспомогательного триггера 5, устанавлива  на их инверсных выходах О, 1-й цикл.

Регистр 3; О 1 О 1

Регистр 1: 1 1 1

0

5

0

О 1 О 0000

5

j р да подан сигнал

Сумматор 2: О О i 1 О 1 О

На выходе переноса сумматора 2 1, После выполнени 

0

присутствует

суммировани  содержимых регистров 1 и 3 на вход синхронизации 9 регистра 1 подаетс  синхроимпульс.

На второй 1-вход триггера 4 п-го разр да подан сигнал на втором 1 входе триггеров 4 остальных разр дов на третьем 1-входе триггеров 4 всех разр дов - 1. На первый К-вход триггера 4 (п-2)-го раз1 ; на первый Квход триггеров 4 остальных разр дов и триггера 5 - О. К-входы триггеров 4 п-го и (п-1)-го разр дов соединены с общей шиной На второй

3

К-вход триггеров (людан сигнал 1 При подаче синхроимпульса на динамические тактовые входы триггеров 4 и 5 на инверсном выходе триггера 4 (п-2)-го разр да устанавливаютс  сигнал 1, а на инверсном выходе триггера 4 п-го разр да - сигнал О,  вл ющийс  первой цифрой корн  в обратном коде, так как на первый 1-вход триггеров 4 с выхода переноса сумматора 2 через шину 7 задана 1, Остаток из сумматора 2 переписываетс  в регистр 3 сдвига. После этого происходит сдвиг peiTicTpa 3 на один разр д влево.

2-й цикл.

Регистр 3 : О 1 10101 Регистр 1 : 1 О 1 1000

Сумматор 2: О 001100

На выходе переноса сумматора 2 присутствует 1. После выполнени  суммировани  на вход регистра 1 подаетс  синхроимпульс. На инверсном выходе триггера 4 (п-З)-го разр да устанавливаетс  сигнал 1, а на инверсном выходе триггера 4 (п-1)-го разр да - О (втора  цифра корн  в обратном коде). На выходе (п-2)-й

схеъи И имеетс  сигнал О, который преп тствует перезаписи триггера 4 п-го разр да. Остаток из сумматора переписываетс  в регистр 3. После этого производитс  сдвиг регистра 3

3-й цикл

Регистр 3 Регистр 1

0 О 1 1000

1 О О 1 100

Сумматор 2: I 100100

На выходе переноса сумматора 2 находитс  О, После выполнени  суммировани  на вход 9 регистра 1 подаетс  синхроимпульс. На инверсном выходе триггера 4 (п-4)-го разр да устанавливаетс  сигнал 1. На инверсном выходе триггера 4 (п-2)-го разр да остаетс  сигнал 1 (треть  цифра корн  в обратном коде), Содержимое регистра сдвига 3 не измен етс . После этого производитс  сдвиг 3 регистра, 4-й цикл

Регистр 3:0 110000 Регистр 1 : 1 О О 1 1 10

Сумматор 2: Г 1 I 1 1 1 О

837564

На выходе переноса сумматора 2 имеетс  О, После выполнени  с суммировани  на вход 9 регистра 1 подаетс  синхроимпульс. На инверсном .

5 выходе триггера 4 (п-5)-го разр да устанавливаетс  сигнал 1. На инверсном выходе триггера 4 (п-З)-го разр да остаетс  сигнал 1 (чётвгп- та  цифра корн  в обратном коде).

10 Содержимое регистра 3 сдвига не измен етс ,. После зтого производитс  сдвиг регистра 3. 5-й цикл

Регистр 3 Регистр 1

1 1 О О О О О Г О О 1 1 1 1

Сумматор 2: О 1 О 1 1 1 1

На выходе переноса сумматора 2 присутствует 1. После выполнени  суммировани  на вход 9 регистра 1 подаетс  синхроимпульс. На инверсном выходе вспомогательного триггера 5 устанавливаетс  сигнал 1. На И1Г версном выходе триггера 4 (п-4)-го разр да имеетс  О (п та  ци4фа корн  в обратном коде). Остаток из сумматора 2 переписываетс  в регистр 3 сдвига. После этого производитс  сдвиг регистра 3.

6-й цикл

Регистр 3 Регистр 1

1 О 1 1 1 1 О 1-001 101

5

0

5

Сумматор 2:01 О 1 О 1 1

На выходе переноса сумматора 2 имеетс  1. После выполнени  суммировани  на вход 9 регистра 1 подаетс  синхроимпульс. На инверсном выходе триггера 4 (п-5)-го разр да присутствует О (шеста  цифра корн  в обратном коде).

На инверсных выходах триггеров 4 регистра 1 установлен код 1,001100 (результат вычислени  в обратном коде).

Сокращение аппаратурных затрат в устройстве происходит в результате исключени  из устройства счетчика

циклов.

Claims (1)

1. Формула изобретени 

   Устройство дл  вычислени  квадратного корн , содержащее регистр сдвига аргумента, сумматор и регистр результата, содержащий п триггеров.

   где n - разр дность регистра резуль-, тата, выход переноса сумматора подключен к первым 1-входам всех триггеров , R-входы п-го и (n-l)-ro триггеров объединены, а S-входы остальных триггеров подключены к входу сброса устройства, инверсные выходы всех триггеров подключены к входам разр дов первого слагаемого сумматора , входы разр дов второго слагаемого которого подключены к выходам соответствующих разр дов регистра сдви- сдвига аргумента, вход (п+1)-го разр да первогй слагаемого сумматора подключен к входу логической единицы устройства, выходь суммы сумматора под- .ключены к информационному входу регистра сдвига аргумента, отличающеес  тем, что, с целью сокращени  аппаратурных затрат за счет модификации регистра результата, в регистр результата введены вспомога- : тельный триггер и (п-2) элементов И, С-входы всех триггеров подключены к входу синхронизации устройства, инверсный выход вспомогательного триггера подключен к второму 1-входу

   первого триггера, инверсный выход которого подключен к К-входу вспомогательного триггера и второму 1-входу второго триггера, инверсный выход i-ro триггера (,.,., п-1)

   подключен к второму 1-входу (i+1)-го триггера и первому К-входу (i-l)-ro триггера, пр мой выход вспомогательного триггера подключен к третьему

   1-входу второго триггера.и первому входу первого элемента И, выход j-ro элемента И (,..,, п-3) подключен к первому входу (j + l.)-ro элемента И, второму К-входу j-ro

   триггера и третьему 1-входу

   (j+2)-ro триггера, выход (п-2)-го элемента И подключен к второму К-входу (п-2)-го триггера и третьему 1-входу п-го триггера, пр мой

   выход f-ro триггера (,..., п-2) подключен к второму входу f-ro элемента И, К-входы п-го и (п-1)-го триггеров и 1-вход вспомогательного триггера соединены с входом логического нул  устройства, вход сброса устройства соединен с R-входом п-го триггера.

   2./

   n-t

   7«r

   fi-i

   ft-4

   fff

   aif