SU1481749A1

SU1481749A1 - Устройство дл умножени

Info

Publication number: SU1481749A1
Application number: SU874335658A
Authority: SU
Inventors: Евгений Леонидович Полин; Анатолий Григорьевич Шипита; Александр Валентинович Дрозд; Владимир Николаевич Лацин; Валерий Александрович Соколов
Original assignee: Одесский Политехнический Институт
Priority date: 1987-10-21
Filing date: 1987-10-21
Publication date: 1989-05-23

Abstract

Изобретение относитс к автоматике и вычислительной технике и может быть использовано при построении контролируемых цифровых узлов. Цель изобретени - повышение достоверности функционировани устройства. Устройство дл умножени содержит триггеры 1, 14, 15, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 2, группы 3, 4 элементов ИЛИ, коммутаторы 5, 6, регистр 7 множимого, регистр 8 множител , умножитель 9, регистр 10 произведени , блок 11 сравнени , элемент ИЛИ 12, элемент И 13. Операнды поступают на группы 16, 17 входов множимого и множител устройства. В режиме контрол на один из входов умножител 9 всегда поступает максимальное значение сомножител , а на другой - группа старших разр дов регистра 10 произведени . Дл контрол используетс свойство произведени таких сомножителей, заключающеес в том, что группа младших разр дов произведени равна инверсии группы старших разр дов. При контроле происходит перебор всех значений сомножител на каждом из входов умножител 9, 2 ил.

Description

ЖЖ1

///////////AT

™

Claims

Формула изобретения

Устройство для умножения, содержащее регистр множимого, регистр множителя, регистр произведения и умножитель, причем информационные выходы регистров множимого и множителя соединены соответственно с входами множимого и множителя умножителя, выход результата которого соединен с информационным входом регистра произведения, информационный выход которого является выходом произведения устройства, отличающееся тем, что, с- целью повышения достоверности функционирования устройства, в него введены две группы элементов ИЛИ, два коммутатора, три триггера, блок сравнения, элемент И, элемент ИЛИ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первые группы информационных входов первого и второго коммутаторов подключены соответственно к входам множимого и множителя устройства, выходы первого и второго коммутаторов соединены с информационными входами регистров множимого и множителя соответственно, вход задания режима контроля устройства соединен с нулевым входом первого триггера, первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, тактовым входом второго триггера и нулевым входом третьего триггера, прямой выход которого является выходом неисправности устройства, инверсный выход третьего триггера соединен с первым входом элемента И, выход которого соединен с тактовым входом третьего триггера, тактовые входы первого триггера, регистров множимого, множителя и произведения и второй вход элемента И подключены к тактовому входу устройства, выходы старших разрядов информационного выхода регистра произведения соединены с первыми входами соответствующих элементов ИЛИ первой и второй групп, прямой выход первого триггера соединен с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с вторыми входами элементов ИЛИ первой группы, инверсный выход первого триггера соединен с информационным входом первого триггера и вторыми входами элементов ИЛИ второй группы, выходы элементов с ИЛИ первой и второй групп соединены с вторыми группами информационных входов первого и второго коммутаторов соответственно, группа старших разрядов информационного выхода регистра произведения соединена с группой прямых ин10 формационных входов блока сравнения, выход которого соединен с информационным входом третьего триггера, группа младших разрядов информационного выхода регистра произведения соединена с групU пой инверсных информационных входов блока сравнения, группа информационых выходов регистра произведения соединена с соответствующими входами элемента ИЛИ, выход которого соединен с нулевым входом второго триггера, информационный вход 20 которого соединен с шиной единичного потенциала устройства, прямой выход второго триггера соединен с третьим входом элемента И и управляющими входами первого и второго коммутаторов.

Вх. f8 ~Г~ЬГ~и

Вх. Iff —|__________[

Вых. Вл.З

Вых. Вл. А Вых.

Вл. 7

Вых.

Вл. 8 ^j_olcrj ТхШЖЖХЗХЛХЕХ.

Вых.

Бл.18

Вых. Вл. 1пр.

777////////7>Г _

Фиг.2