SU902264A1 - Реверсивный счетчик - Google Patents

Реверсивный счетчик Download PDF

Info

Publication number
SU902264A1
SU902264A1 SU802941149A SU2941149A SU902264A1 SU 902264 A1 SU902264 A1 SU 902264A1 SU 802941149 A SU802941149 A SU 802941149A SU 2941149 A SU2941149 A SU 2941149A SU 902264 A1 SU902264 A1 SU 902264A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
zeros
decoders
bits
units
Prior art date
Application number
SU802941149A
Other languages
English (en)
Inventor
Владимир Эмильевич Петров
Александр Владимирович Батов
Елена Федоровна Тощева
Александр Эмильевич Петров
Original Assignee
Предприятие П/Я М-5728
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я М-5728 filed Critical Предприятие П/Я М-5728
Priority to SU802941149A priority Critical patent/SU902264A1/ru
Application granted granted Critical
Publication of SU902264A1 publication Critical patent/SU902264A1/ru

Links

Landscapes

  • Debugging And Monitoring (AREA)

Description

Изобретение относится к автоматике и вычислительной технике и может быть использовано при реализации технических средств в этих областях. 5
Известен реверсивный счетчик импульсов, содержащий входную шину, шину управления и последовательно соединенные разряды [1].
Недостаток известного устройстваотносительно низкая помехоустойчивость.
Известен реверсивный счетчик импульсов, содержащий п последовательно соединенных групп разрядов, счетный вход и вход управления которых соединены соответственно с входной шиной и шиной управления .
Недостатком известного устройст- м ва является низкая помехоустойчивость, связанная с тем, что в результате сбоя элементы памяти могут изменить свое состояние.
Цель изобретения - повышение устойчивости к сбоям.
Поставленная цель достигается тем, что в реверсивный счетчик, содержащий η последовательно соединенных групп разрядов, входную шину и шину управления, введены три элемента НЕ, элемент И, а в каждую группу разрядов, кроме первой, дешифраторы единиц, нулей и триггер, в первую группу разрядов введены дешифраторы единиц и нулей, в каждой группе разрядов прямые и инверсные выходы разрядов группы соединены соответственно с входами дешифраторов единиц и нулей, вход установки в ноль соединен с прямым выходом триггера, вход установки в единицу которого соединен с выходом дешифратора нулей и с дополнительным входом дешифратора нулей предыдущей группы разрядов, выход дешифратора единиц которой соединен с дополнительным входом дешифрато3 902264 4 ра единиц и с входом установки в ноль триггера последующей группы разрядов, шина управления соединена с дополнительным входом дешифратора единиц первой группы разрядов и 5 с входом первого элемента НЕ, выход которого соединен с входом управления групп разрядов и с дополнительным входом дешифратора нулей последней группы разрядов, выход дешифра- *0 тора единиц которой соединен через второй элемент НЕ с первым входом элемента И, выход дешифратора нулей первой группы разрядов соединен через третий элемент НЕ с вторым 15 входом элемента И, третий вход и выход которого соединены соответственно с входной шиной и счетным входом групп разрядов.
На чертеже представлена блок- 20 схема реверсивного счетчика.
Устройство включает дешифраторы
1- 1 - 1-3 нулей, дешифраторы 2-1 -
2- 3 единиц, триггеры 3-1-3-2, элементы НЕ 4-6, элемент И 7, последо- 25 вательно соединенные группы 8-1 -
8-3 разрядов, входную шину 9 и шину 10 управления.
На чертеже прямые выходы разрядов групп 8-1 - 8-3 разрядов соеди- 30 йены соответственно с входами дешифраторов 2-1 - 2-3 единиц,инверсные выходы разрядов групп 8-1 - 8-3 разрядов соединены соответственно с входами дешифраторов 1-1 - 1-3 нулей,35 входы сброса групп 8-2, 8-3 соединены соответственно с прямыми выхода-’ ми триггеров 3“1> 3-2, входы установки в единицу которых соединены соответственно с выходами дешифра- 40 торов 1-2, 1-3 нулей и соединены соответственно с дополнительными входами дешифраторов 1-1, 1-2 нулей, выходы дешифраторов 2-1, 2-2 единиц соединены соответственно с входами 45 (установки в ноль триггеров 3~1» |3~2 и соединены соответственно с дополнительными входами дешифраторов 2-2, 2-3 единиц.
Шина 10 управления соединена с 50 дополнительным входом дешифратора 2-1 единиц и соединена через элемент НЕ 4 с входом управления групп 8-1 - 8-3 разрядов и с дополнительным входом дешифратора 1-3 нулей, 55 выходы дешифратора 2-3 единиц и дешифратора 1-1 нулей соединены соответственно через элементы 5 и 6
НЕ с первым и вторым входами элемента И 7, третий вход и выход которого соединены соответственно с входной шиной 9 и счетным входом групп 8-1 - 8-3 разрядов.
Устройство работает следующим образом.
При поступлении тактовых сигналов на входную шину 9 счетчика, счетчик переключается в режиме вычитания или сложения в зависимости от сигнала на шине 10 управления. В процессе работы на выходах триггеров 3“1,
3-2 периодически возникают сигналы, подтверждающие состояния соответствующей группы разрядов реверсивного счеТчика.Дешифраторы 1-1 - 1-3 нулей, дешифраторы 2-1 - 2-3 единиц, а также элементы НЕ 5 и 6 формируют сигналы, закрывающие элемент И.7 и не допускающие переполнения счетчика как в режиме сложения, так и в режиме вычитания.
Эффективность изобретения заключается в том, что вероятность сбоя разрядов в предлагаемом счетчике меньше, так как в процессе функционирования счетчика большое количество групп разрядов фиксируется 3 соответствующем состоянии сигналами по установочным входам.
Следует также отметить, что дешифраторы нулей и единиц в ряде случаев уже содержатся в схеме исходного реверсивного счетчика (например устройства с одновременным переносом во все разряды). В этом случае устройство существенно упрощается.

Claims (2)

1.Букреев И.Н. и др. Микроэлектронные схемы цифровых устройств. М.. Сое. радио, 1975, с. 175, рис.5.13.
2.Балакай В.Г. и др. Интегральные схемы AUn и ЦАП. М., Энерги , 1978,с. 50 ,рис. 1-14 (прототип).
SU802941149A 1980-06-18 1980-06-18 Реверсивный счетчик SU902264A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU802941149A SU902264A1 (ru) 1980-06-18 1980-06-18 Реверсивный счетчик

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU802941149A SU902264A1 (ru) 1980-06-18 1980-06-18 Реверсивный счетчик

Publications (1)

Publication Number Publication Date
SU902264A1 true SU902264A1 (ru) 1982-01-30

Family

ID=20902323

Family Applications (1)

Application Number Title Priority Date Filing Date
SU802941149A SU902264A1 (ru) 1980-06-18 1980-06-18 Реверсивный счетчик

Country Status (1)

Country Link
SU (1) SU902264A1 (ru)

Similar Documents

Publication Publication Date Title
SU902264A1 (ru) Реверсивный счетчик
SU1273919A1 (ru) Устройство дл сложени в двоичной и в двоично-дес тичной системе счислени
RU2037958C1 (ru) Делитель частоты
SU1128251A1 (ru) Устройство дл сравнени двоичных чисел
SU943704A1 (ru) Преобразователь двоичного кода в число-импульсный код
SU450162A1 (ru) Перестраиваемый фазо-импульсный многоустойчивый элемент
SU960768A1 (ru) Устройство дл сравнени чисел
SU379054A1 (ru) КОМЛгУТИРУЮЩЕЕ УСТРОЙСТВОtJViU»I _^7»».^«^--
SU801259A1 (ru) -Разр дный двоичный счетчик
SU1322482A1 (ru) Преобразователь двоичного кода в двоично-дес тичный
SU549802A1 (ru) Преобразователь параллельного двоичного кода в число-импульсный код
SU869056A1 (ru) Пересчетное устройство
SU1224802A1 (ru) Цифровой генератор гармонических функций
SU1662007A1 (ru) Устройство дл контрол кода
SU1709530A1 (ru) Преобразователь код-частота
SU699677A1 (ru) Дес тичный счетчик
SU1511863A1 (ru) Реверсивный счетчик
SU432487A1 (ru) Преобразователь двоично-десятичного кода в унитарный код
SU468236A1 (ru) Устройство дл преобразовани кодов
SU991409A1 (ru) Устройство дл определени количества единиц в двоичном числе
SU1383490A1 (ru) Комбинированный счетчик
SU1247773A1 (ru) Устройство дл измерени частоты
SU602939A1 (ru) Устройство сдвига информации
SU1368994A1 (ru) Преобразователь двоичного кода в двоично-дес тичный
RU1784963C (ru) Преобразователь кода Гре в параллельный двоичный код