SU935955A1 - Цифро-частотный интегратор - Google Patents
Цифро-частотный интегратор Download PDFInfo
- Publication number
- SU935955A1 SU935955A1 SU792855382A SU2855382A SU935955A1 SU 935955 A1 SU935955 A1 SU 935955A1 SU 792855382 A SU792855382 A SU 792855382A SU 2855382 A SU2855382 A SU 2855382A SU 935955 A1 SU935955 A1 SU 935955A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- integrator
- counter
- trigger
- Prior art date
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
{S) циФРО-ЧАСТОТНЫЙ ИНТЕГРАТОР
Изобретение относитс к вычислительной технике и может быть использовано при построении цифровых интегрирующих машин, цифровых дифференциальных анализаторов, различных цифро-аналоговых и частотно-импульсных вычислительных устройств. Известно цифровое сглаживающее устройство, состо щее из двоичных умнох ителей, реверсивного счетчика, распределител импульсов,, примем реверсивный очетчик имеет обратную св з с последнего знакового разр да на все р1азр ды счетчика, кроме первого, а на входе счетчика подключен распределитель импульсов, управл ющие входы которого соединены со знаковыми разр дами . При размыкании контура обратной св зи и подаче импульсов приращений на вход распределител такое устройство MoweT служить цифро-частотным интегратором и позвол ет получать зна копеременную подынтегральную функцию l. Известное устройство имеет следующие недостатки: при смене знака подинтегральной функции требуютс 2 такта , что ухудшает быстродействие устройства; значение подынтегральной функции представл етс в пр мом .коде что затрудн ет сопр жение такого устройства с ЦВМ, в которой данные представл ютс как правило в дополнительном двоичном коде. Известно устройство, содержащее регистр подынтегральной функции, в качестве которого ис|1ользуетс реверсивный счетчик, опорный делитель частоты и схемы И. ИЛИ, причем выходы счетчика, и делител частоты соединены со входами схем И, а выходы последних подключены ко входам схемы ИЛИ, выход которой вл етс выходом устройства С2 . Недостатком такого устройства вл етс невозможность использовани его при получении знакопеременных значений подынтегральной функции, предтавл емых в дополнительном двоичном оде.
Цель изобретени - расширение (функиональных возможностей за счет получени знакопеременных значений под- 5 нтегральной функции, представл емых в дополнительном двоичном коде.
Поставленна цель достигаетс тем, что в цифро-частотный интегратор, содержащий реверсивный счетчик, опорный делитель частоты, группу элементов И и элемент ИЛИ, причем вход счетчика подключен к входу приращений подынтегральной функции интегратора, выход каждого разр да счетчика под- 5 ключен к выходной шине подьттегральой функции интегратора, вход опорого делител частоты подключен к входу опорной частоты.интегратора, первый вход каждого элемента И груп- 20 пы подключен к выходу соответствующего разр да счетчика, второй вход (аждого элемента И группы подключен к соответствующему выходу опорного делител частоты, выходы элементов И группы подключены к входам элемента ИЛИ, введены триггер знака, три схемы И и триггер, примем вход триггера знака подключен к выходу старшего разр да реверсивного счетчика, 30 выход триггера знака подключен к выходной шине подынтегральной функции к первому входу первого элемента И, второй вход которого подключен к входу опорной частоты интегратора, выходj элемента ИЛИ подключен к пераому входу второго элемента И и устанЪвочному входу триггера, пр мой выход которого подключен к второму входу второго элемента И, выход которого в- -ее л етс первым вь1ходом интегратора, выход первого элемента И подключен k первому входу третьего элемента И и входу сброса триггера, инверсный выход которого подключен к второму 45 входу третьего элемента И, выход которого вл етс вторым выходом интегратора .
На чертеже изображена структурна схема цифро-частотного интегратора. Интегратор содержит реверсивный четчик 1, триггер знака 2, опорный елитель частоты 3, группу элеменов И k, элемент ИЛИ 5 первый элеент И 6, триггер 7. второй и третий элементы И 8 и 9.
Устройство работает следующим образом .
При положительном значении подынтегральной функции триггер знака 2 находитс в нулевом состо нии, первы элемент И 6 закрыт, триггер 7 в единичном состо нии, и на выходе интегратора образуютс только положительные приращени в виде импульсов, поступающих через второй элемент И 8 с выхода элемента ИЛИ 5- В этом случае устройство работает точно так же как и известный цифро-частотный интегратор .
Значение кода подынтегральной фунции у определ етс суммой поступивших на вход счетчика приращений ду. Делитель частоты осуществл ет делени опорной частоты F и Нормирование импульсных последовательностей с часF Р F
Причем эти имтотами 2 2 2 пульсы Vie совпадают друг с другом во времени. Тактовые импульсы, поступающие на вход опорного делител с частотой Г, представл ют собой приращени независимой переменной Дх. На Выход элемента ИЛИ проход т только те импульсные последовательности с опоного делител частоты, которым соответствуют единичные состо ни разр дов счетчика. Таким образом, число входных импульсов (сумма приращений д определ етс выражением
К 2 дх.
7 - .-. V i - 775 .2j
K-i
2 1.1 . 0,1 - состо ни разр дов
где а
М
счетчика,
или при достаточно малом периоде чередовани тактовых импульсов Дх F
JvCxMy.
Z
г
При отрицательном значении подынтегральной функции, которое представл етс в дополнительном двоичном коде, триггер знака 2 открывает первый элемент И 6, и число импульсов на выходе устройства представл ет собой разность импульсов с выхода элемента ИЛИ и импульсов потока Г. По скольку частота импульсов на выходе элемента ИЛИ 5 всегда меньше частоты Г, то в этом случае на выхЪде третьего элемента И 9 наход тс только отрицательные приращени ,Д 2 , число которых определ етс выражением
(
Claims (2)
- где .. - состо ни разр дов счетчика дл отрицательного числа у, пред ставленного в дополнительном коде. В таблице дана работа устройства в момент перехода счетчика через О и образовани в нем отрицательного числа ( значение в счетчике выражено в дес тичном коде. и::; Значение подынтегральной функции у действительно предстаЬл етс в дополнительном коде, причем частота р2 приращений дХ определ етс значением этого кода как дл положи teльныx , так и отрицательных величин у, а знак приращений определ етс вы ходами второго и третьего элементов Причем дл схемы знака подынтегральной функции не требуетс дополнитель ных тактов. Таким образом, в отличие от известнрго цифро-частотного интеграто ра предлагаемый интегратор имее более широкие функциональные возможнос ти, т.е. позвол ет получать знакопеременные значени подынтегральной функции, представленные в дополнител ном двоичном коде. Это упрощает сопр жение его с цифровой вычислительной машиной, данные в которой также представл ютс в дополнительном коде . Кроме того, при смене знака подинтегральной функции не требуетс дополнительного такта. Формула изобретени Цифро-частотный интегратор, содер жащий реверсивный счетчик, опорный делитель частоты, группу элементов И и элемент ИЛИ, причем вход счетчика подключен к входу приращений подынтегральной функции интегратора, выход каждого разр да счетчика подключен к выходной шине подынтегральной функции интегратора, вход опорного делител частоты подключен к входу опорной частоты интегратора, первый вход каждого элемента И группы подключен к выходу соответствующего разр да счетчика , второй вход каждого элемента И группы подключен к соответствующему выходу опорного делител частоты, выходы элементов И группы подключены к входам элемента ИЛИ, о т л и чающий с тем, что, с целью расширени функциональных возможностей за счет получени знакопеременных значений подынтегральной функции в дополнительном коде, в него введены триггер знака, три элемента И и триггер , причем вход триггера знака под-v ключен к выходу старшего разр да реверсивного счетчика, выход триггера знака подключен к выходной шине подынтегральной функции и первому входу первого элемента И, второй вход которого подключен к входу опорной частоты интегратора, выход элемента ИЛИ подключен к первому входу второго элемента И и установочному входу триггера , пр мой выход которого подключен к второму входу второго элемента И, выход которого вл етс первым выходом интегратора, выход первого элемента И подключен к первому входу третьего элемента И и входу сброса триггера, инверсный выход которого подключен к второму входу третьего элемента И, выход которого вл етс вторым выходом интегратора. Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР Г 1550, кл. G06F 15/00, 1963.
- 2. Патент США № 2910237. кл.235150 ,3, опублик. 1959, ( прототип).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792855382A SU935955A1 (ru) | 1979-12-14 | 1979-12-14 | Цифро-частотный интегратор |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792855382A SU935955A1 (ru) | 1979-12-14 | 1979-12-14 | Цифро-частотный интегратор |
Publications (1)
Publication Number | Publication Date |
---|---|
SU935955A1 true SU935955A1 (ru) | 1982-06-15 |
Family
ID=20866040
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792855382A SU935955A1 (ru) | 1979-12-14 | 1979-12-14 | Цифро-частотный интегратор |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU935955A1 (ru) |
-
1979
- 1979-12-14 SU SU792855382A patent/SU935955A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU935955A1 (ru) | Цифро-частотный интегратор | |
SU842810A1 (ru) | Двоичный делитель частоты | |
SU660048A1 (ru) | Двоичный умножитель числа импульсов на 5 | |
SU711560A1 (ru) | Устройство дл логарифмировани | |
SU836756A1 (ru) | Устройство дл умножени частотыСлЕдОВАНи иМпульСОВ | |
SU544962A1 (ru) | Делительно-множительное устройство | |
SU538492A1 (ru) | Счетчик последовательности импульсов | |
SU894720A1 (ru) | Устройство дл вычислени функций | |
SU955053A1 (ru) | Устройство дл делени | |
SU718931A1 (ru) | Счетчик по модулю восемь | |
SU869027A1 (ru) | Сглаживающий преобразователь знакопеременных частотно-импульсных сигналов в код | |
SU900433A1 (ru) | Преобразователь частоты в напр жение | |
SU395989A1 (ru) | Накапливающий двоичный счетчик | |
SU815726A1 (ru) | Цифровой интегратор | |
RU1830512C (ru) | Устройство прив зки пространственно разнесенных шкал времени | |
SU440795A1 (ru) | Реверсивный двоичный счетчик | |
RU2010307C1 (ru) | Генератор ортогональных сигналов | |
SU1388856A1 (ru) | Устройство дл извлечени квадратного корн | |
SU871166A1 (ru) | Устройство дл контрол параллельного двоичного кода на четность | |
SU1128263A1 (ru) | Устройство дл вычислени булевых производных | |
SU907547A1 (ru) | Генератор псевдослучайных чисел | |
SU705689A1 (ru) | Счетчик | |
SU1105893A1 (ru) | Цифровое множительно-делительное устройство | |
SU1264168A1 (ru) | Генератор псевдослучайной последовательности | |
SU962955A1 (ru) | Устройство дл контрол двоичного кода на четность |