JPH0371331A - 乗算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、ディジタル乗算器に関し、特に、同一のハー
ドウェアで、（１）実数の乗算を高精度で実行する、（
２）低精度ではあるが複素数の乗算（１つの複素数乗算
は４つの実数乗算と等価）を高速で実行する、という２
つの機能を合わせ持った乗算器に関する。

〔従来技術〕

従来の通常の乗算器では、取り扱う演算精度は一義的に
決まっており、例えば３２ビツト乗算器では３２ビツト
の被乗数と３２ビツトの乗数から６４ビツトの乗算結果
を得るものであった。

したがって、例えば、入力が被乗数も乗数も共に１６ビ
ツトの場合のように、３２ビツト以下のデータの場合で
あっても３２ビツト乗算と同じ演算時間を必要としてい
た。

これに対して、Ｂ経エレクトロニクス１９８６年上１月
１７日号の１９７頁に記載されている乗算器は、本来は
３２ビツト乗算器であるが、１６ビツト入力の場合には
、２つの１６ビツト乗算を並列に実行できる構成とする
ことにより、２倍の速度を実現することが出来るもので
ある。

上記の乗算器は１乗算器のセルアレイを４つのサブアレ
イに分割し、１６ビツトモードの際には、このうちの２
つのサブアレイを用いて、（１）被乗数の下位と乗数の
下位の乗算と、（２）被乗数の上位と乗数の上位の乗算
と、の２つを並列に実行し、その出力を同時に得るもの
である。

また、３２ビツト乗算を実行する場合には、４つのサブ
アレイをすべて使って乗算を実行する。

このようにして、同一ハードウェアで、３２ビツトの高
精度乗算を１回実行することも出来るし。

１６ビツトの低精度乗算を２回実行することも出来る、
という柔軟性を持たせたものである。

〔発明が解決しようとする課題〕

上記の乗算器においては、同一ハードウェアで、高精度
乗算（３２ビツト）を１回実行するか、或いは低精度乗
算（１６ビツト）を２回実行することが出来る、という
利点がある。しかし、上記の方式では、低精度演算モー
ドの際に、４つのサブアレイのうちの２つの乗算結果し
か利用しておらず、残りの２つのサブアレイでの乗算結
果、すなわち、被乗数の下位と乗数の上位の乗算結果と
、被乗数の上位と乗数の下位の乗算結果とを全く利用し
ていないので、その部分の構成が無駄になる、という問
題があった。

本発明は、上記のごとき従来技術の問題を解決するため
になされたものであり、上記の無駄になっていた部分を
生かすことによって、さらに高速演算を可能にした乗算
器を提供することを目的とする。

〔課題を解決するための手段〕

上記の目的を達成するため、本発明においては。

特許請求の範囲に記載するように構成している。

すなわち１本発明においては、被乗数の上位桁と乗数の
上位桁、被乗数の上位桁と乗数の下位桁、被乗数の下位
桁と乗数の上位桁、被乗数の下位桁と乗数の下位桁の４
つの部分積を求め、それら４つの部分積結果から、高精
度（例えば３２ビツト）の実数乗算結果と、低精度（例
えば１６ビツト）の複素数乗算結果とを一度に求め、そ
れらの何れかを選択して出力するように構成したもので
ある。

第１図は本発明の原理を示す図である。

第１図において、 ＸＨ＝被乗数の上位桁 Ｘム＝被乗数の下位桁 Ｙｏ＝乗数の上位桁 ＹＬ＝乗数の下位桁 ＺＨ＝乗算結果の上位桁 ＺＬ＝乗算結果の下位桁 である、また、部分積生成手段ｌ〜４は、４つの部分積
ＸＨＸ　Ｙ）１．　ＸｏＸ　Ｙｔ、、　ＸＩ、Ｘ　ＹＨ
，Ｘｌ、Ｘ　ＹＬを生成する手段、加算手段５は上記４
つの部分積から高精度の乗算結果ＺＨ２Ｌを求める手段
である。

また、加減算手段６は上記４つの部分積を用いて次の２
つの加減算を実行する。

ＺＨ＝ＸｌｌＸＹＨ−ＸＬＸＹＬ　　−（１）Ｚ＋、＝
ＸｏＸＹし＋ＸｂＸＹｕ　　−（２）従って、入力デー
タを、それぞれ Ｘ　ｏ　＋　ｊ　Ｘ　Ｌ　　　・・・（３）Ｙ　ｏ　＋
　ｊ　Ｙ　Ｌ　　　・・・（４）という複素数とみなせ
ば１．上記の加減算結果ＺＨ，ＺＬは、それぞれ複素数
乗算結果の実部・虚部に等しい。このことは下記（５）
式からも明白である。

（Ｘ　Ｈ＋　ｊ　Ｘ　Ｌ　）・（Ｙｏ＋ｊＹｔ、）＝Ｘ
Ｈ−Ｙ）Ｉ−ＸＬ−Ｙｂ＋ｊ（Ｘｕ−ＹＬ＋ＸＬ−Ｙｏ
）＝ＺＨ＋ｊＺｔ、　　　　　　　　　　　・・・（５
）したがって加減算手段６により、低精度（高精度の実
数乗算のビット数の１７２のビット数）ではあるが、複
素数乗算を一度に実行することが出来る。

また、選択手段７および８は、上記のようにして求めた
高精度実数乗算結果と低精度複素数乗算結果との何れか
一方を選択して出力する。なお、選択手段の切り換えは
、外部から制御信号を与えることによって任意に行なう
ことが出来る。

上記のようにして、同一時間内に、高精度実数乗算か低
精度複素数乗算かの何れかの結果を得ることが出来る。

上記のように、本発明においては５低精度の演算におい
て従来は演算されながら利用されなかった２つのサブア
レイでの乗算結果（被乗数の下位と乗数の上位の乗算結
果と、被乗数の上位と乗数の下位の乗算結果）も全て利
用することにより、低精度の演算を一度に４つ実行させ
ることによって演算速度を４倍にし、それによって低精
度の複素数乗算を一度に実行可能にしたものである。

このようにして従来の４倍の性能を引きだすことができ
れば、複素数の乗算（実数乗算４回に相当）を同一ハー
ドウェアを用いて同一サイクルで実行することが出来る
ので、ディジタル信珍処理の分野で用いられるフーリエ
変換などのように複素数演算を多用する処理の高速化を
図ることが出来る。

〔発明の実施例〕

第２図は、本発明の一実施例図である。

第２図において、部分積生成器１１〜工４は、前記第１
図の部分積生成手段■〜４に対応するものであり、具体
的には、通常の乗算器から加算部分を除いた構成を有す
る。

また、加算器１５および１６は、前記第１図の加算手段
５に相当し、減算器１７と加算器１８とは同じく加減算
手段６に相当する。

また、選択器１９は第１図の選択手段７に、選択器２０
は同じく選択手段８に相当する。

本実施例においては、まず、部分積生成器】−］−で被
乗数の上位桁Ｘｉと乗数の上位桁Ｙｌｌの部分積ＸＨ−
ＹＨを求め１部分積生成器１３で被乗数の上位桁ＸＨと
乗数の下位桁Ｙしの部分積Ｘ　Ｈ・Ｙｌ、を求め、部分
積生成器１３で被乗数の下位桁Ｘ　ｒ、と乗数の上位桁
Ｙｌ（との部分積ＸＬ−ＹＨを求め５部分積生成器１４
で被乗数の下位桁Ｘｔ、と乗数の下位桁ＹＬとの部分積
ＸＬ’ＹＬを求める。

次に、加算器１５と１６で、上記の各部分積結果から高
精度実数乗算用の加算を実行する。

また、減算器１７と加算器上８で、上記の各部分積結果
から複素数乗算用の加減算を実行する。

そして以上の結果の何れか一方を、選択器７および８で
切り替えて、所望の値を出力する。

第３図は、上記第２図の実施例において高精度実数乗算
を実行する際のデータの流れを示す図であり、また、第
４図は低精度複素数乗算を実行する際のデータの流れを
示す図である。

次に、第５図は本発明の他の実施例図である。

第５図において、部分積生成器１工〜１４は前記第２図
と同じである。また、前記第１図の加算手段５．加減算
手段６、選択手段７，８の部分は、加算器２１．２２．
２７．２８９選択器２４．２５．２６、符号反転器２３
およびＡＮＤゲート２９で構成している。

また、第６図は、第５図の実施例において高精度実数乗
算を実行する際めデータの流れを示す図。

第７図は低精度複素数乗算を実行する際のデータの流れ
を示す図である。

〔発明の効果〕

以上説明したように本発明によれば、制御信号を与えて
選択手段を切り替えるだけで、同一ハードウェアで、高
精度実数乗算と低精度複素数乗算とのいずれかを回−時
間で実行することが可能となる。また、演算速度を従来
の４倍にしたことによって複素数の乗算（実数乗算４回
に相当）を同一ハードウェアを用いて同一サイクルで実
行することが出来るので、ディジタル信号処理の分野で
用いられるフーリエ変換などのように複素数演算を多用
する処理の高速化を図ることが出来る、等の優れた効果
が得られる。

【図面の簡単な説明】

第１図は本発明の原理図、第２図は本発明の一実施例図
、第３図および第４図は第２図の実施例におけるデータ
の流れを示す図、第５図は本発明の他の実施Ｎ図、第６
図および第７図は第５図の実施例におけるデータの流れ
を示す図である。 く符号の説明〉 （，２，３，４・・・部分積生成手段 ５・・・加算手段 ６・・・加減算手段 ７．８・・・選択手段 １１．１２，１３．１４・・・部分積生成器１５．１６
．１８・・・加算器 １７・・・減算器 １９．２０・・・選択器 ２３・・・符号反転器 ２４．２５．２６・・・選択器 ２７．２８・・・加算器 ２９・・・ＡＮＤゲート

Claims (1)

1. 【特許請求の範囲】 被乗数の上位桁と乗数の上位桁、被乗数の上位桁と乗数
   の下位桁、被乗数の下位桁と乗数の上位桁、被乗数の下
   位桁と乗数の下位桁の４つの部分積を出力する部分積生
   成手段と、上記部分積生成手段の４つの部分積出力から
   、上位桁のビット数と下位桁のビット数とを加算したビ
   ット数を有する高精度の実数乗算結果を求める加算手段
   と、 被乗数および乗数の上位を実部、下位を虚部とする複素
   数とみなした場合に、上記部分積生成手段の４つの部分
   積出力から、上位桁のビット数と下位桁のビット数とを
   加算したビット数の１／２のビット数を有する低精度の
   複素数乗算結果を求める加減算手段と、 上記加算手段の出力と上記加減算手段の出力との何れか
   一方を選択して出力する選択手段と、を備えたことを特
   徴とする乗算器。