JPH0468435A - 乗算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、倍精度演算と単精度演算の双方を行い得る乗
算器に関するものである。

（従来の技術） 倍精度演算と単精度演算の双方を行い得る乗算器として
は、第２図に示した様なものがある。

この乗算器による倍精度仮数部（５２ビツト）の乗算は
、次の様に行われる。先ず第１サイクルとして、バッフ
ァ１０４に保持されている乗数が、レジスタ１１１に転
送され、下位の側の半分のビットについて、ブースのデ
コーダ１０５ａ〜１０５ｄでデコーダされて部分積発生
回路］０６ａ〜１０６ｄに制御信号が送られる。部分積
発生回路１０６ａ〜１０６ｄは、この制御信号に基づい
てバッファ１０３に保持されている被乗数の部分積を発
生させ、加算器１０７ａ−１０７ｄ、１０８ａ〜１０８
ｃ、１０９て和を取り、フリップフロップからなるレジ
スタ１１０に保持する。

第２サイクルでは、レジスタ１１１の内容を回路１１２
でシフトさせ乗数の上位のビットをデコーダ１０５８〜
１０５ｄに転送させる。この上位のビットについて下位
と同し処理を行い、部分積の和を求める。たたし、加算
器１０９ではレジスタ１１０の内容を回路１１２てシフ
トした上で、その一部を加算結果に足し合わせる。そし
て、レジスタ１１０て残りの部分と合わせて、全体の結
果が得られる。単精度の演算の場合は、この第２サイク
ルは不要である。

（発明が解決しようとする課題） この様な乗算器では、単精度の場合は１サイクルで結果
か得られるか、倍精度の場合はとうしても２サイクルか
かってしまい、高速処理に対応てきないものであった。

本発明の目的は、ハードウェアを有効に活用して高速な
乗算を実現することができる乗算器を提供することであ
る。

［発明の構成］ （課題を解決するための手段） 上記問題点を解決する為に、本発明の乗算器は、乗数を
保持するレジスタと、このレジスタに保持された乗数に
基づいて被乗数の部分積を発生させる複数の部分積発生
回路と、これら部分積を加算する加算回路とからなる第
１の桁数の乗算を行う乗算器であって、前記複数の部分
積発生回路は夫々出力が選択的に出力か０に統一される
ビット列を含んでおり、前記ビット列が０に統一された
時は、それ以外のビット位置で前記第１の桁数よりも小
さい第２の桁数の乗算が行われるものである。

（作用） 従って、倍精度の乗算が１サイクルで行え、リアルタイ
ム処理の可能な高速の演算を実現できると共に、２つの
単精度の乗算を並行して行うことができる。

（実施例） 第１図に本発明による乗算器の実施例を示す。

Ｎビットの乗数Ｙ１被乗数Ｘを （但し、Ｎは偶数、ｙｏ−０） とすれば、この２つの数の積は、 −Ｘ−Ｙ となる。この式の括弧内の符号は、２，１，０゜−１，
−２の５通りの値を取りえる。この式に従って積を求め
るアルゴリスムは、２次のブースのアルゴリスムと呼ば
れている。ここでは、Ｎ＝５２（倍精度仮数部）の場合
を考える。すると、加算すべき項の数は］６となる。

第１図に本発明による乗算器の実施例を示す。

これは、１（ａｌｌａｃｅの方法と言われているものの
応用である。被乗数Ｘは、ライン１を経てデータバッフ
ァ３に保持され、乗数Ｙは、ライン２を紅でデータバッ
ファ４に保持される。５ａ〜５ｈは式（１）の括弧内の
値を求めるデコーダであって、夫々データハソファ４の
対応するビットに接続されている。例えば、デコーダ５
ａは、１〜８桁目のビットに接続されており、弐３の括
弧内の値をｎ＝○〜３まで計算する。又、デコーダ５ｂ
は、８〜１６桁目のビットに接続されており、弐３の括
弧内の値をｎ−４〜７まて計算する。その他のデコーダ
も同様の処理を行う。

デコーダ５８〜５ｈの出力は、部分積発生回路６８〜６
ｈに送られ、ここで弐３の部分積を計算する。夫々の部
分積発生回路では、デコーダの出力の値（括弧内の値の
対応する）に基づいて、データバッファ３に保持されて
いる被乗数Ｘに反転、シフト等を行って−２，−１，０
，１，２のいずれかを掛けたものを出力する。第１−図
で１ブロツクで示されている部分積発生回路は、夫々の
デコーダに対応して４つの部分積を発生させる回路であ
り、夫々加算器７８〜７ｈてそれら部分積の和が求めら
れる。これら加算器の出力は、４つの部分積の和の最大
値に対応して６０ビツトの幅がある。

加７算器７８〜７ｈの出力は、２つづつ加算器８ａ〜８
ｄて加算され、この加算器８ａ〜８ｄの出力は、同様に
２つづつ加算器９ａ、９ｂて加算され、更にこれら加算
器９ａ、９ｂの出力は加算器１０て加算される。加算器
７ａ〜７ｈ、　８ａ〜８ｄ、９ａ、９ｂ、１０は、総て
４人力のＣ３Ａ（キャリーセイブアダー）で構成されて
おり、最終の乗算結果１２はＣＬＡ　（ギヤリールツク
アヘッド）で構成された加算器１］で求められる。これ
らの加算の際、下位ビットから決定していくので適宜最
終の加算器１１に出力されていく。例えば、加算器７ａ
の下位７ビツトは、全体の加算結果の下位７ビツトに対
応しているので直接加算器１１に出力される。

次に、単精度（２３ビツト）の数の乗算を説明する。バ
ッファ４には、２つの乗数ｙ、、ｙ、、か連続して保持
される。一方被乗数Ｘ、、Ｘ２はバッファ３に保持され
、夫々の部分積発生回路６８〜６ｈに出力される。ｘ、
Ｙ、の計算は、デコーダ５ａ〜５ｄ、部分積発生回路６
ａ〜６ｄ、加算器７　ａ　〜７　ｄ　、　８　ａ　、　
８　ｂ　、　　９　ａで計算され、加算器１１の下位Ｏ
〜４８ビットに結果が得られる。

その計算方法は倍精度と同じであるが、総て半分のビッ
ト数（図で斜線の領域）について行われる。

その際、符号ビットの桁上がりが悪影響を与えない様に
、上位ビットを強制的に０にする信号１３か各部分積発
生回路に入力され、加算器の人力として“０”か出力さ
れる。

Ｘ２Ｙ２の計算も同様に、デコーダ５ａ〜５ｈ、部分積
発生回路６ｅ〜６ｈ、加算器７ａ〜７ｈ、８ｃ、８ｄ、
９ｂて計算され、加算器１１の上位３４〜６５ビツトに
結果が得られる。これも総て半分のビット数（図で斜線
の領域）について行われる。たたし、甲精度演算の場合
、デコーダ５ｅがレジスタ４を参照するラインの最小桁
は強制的に０としなければならない。ここで、加算器１
０゜１１は、Ｘ、Ｙ、の計算結果に伴う桁上がりかＸ２
　Ｙ２の計算結果に悪影響を与えない様に、４８〜６０
ビツトは計算結果を表さないスペースビットとしている
。

この場合は、ｘ、ｙ、、ｘ２　ｙ２の計算を行なってい
る。

［発明の効果コ 以上説明した様に、本発明による乗算器によれば、倍精
度の乗算か１サイクルで行え、リアルタイム処理の可能
な高速の演算器が実現できる。又、単精度の乗算の場合
は、２つの演算を並列に行え、ハードウェアの有効活用
という点ても優れている。

【図面の簡単な説明】

第１図は、本発明による乗算器を示すブロック図である
。 第２図は、従来の乗算器の例を示すブロック図である。 ３．４　　１０　　１１，１．０３ レジス タ ５　ａ　〜５　ｈ　　１０５　ａ　〜１０５　ｄ　・　
ブースのアルゴリズムによるデコーダ ６ａ−６ｈ、１０６ａ−１０６ｄ・部分積発生回路 ７ａ　〜７ｈ、８ａ−８ｄ、９ａ、９ｂ、１０゜１１．
１０７ａ　〜１０７ｄ、８ａ　〜８ｃ、９・＝加算器 １２．１３・・・シフタ

Claims (4)

【特許請求の範囲】
1. （１）乗数を保持するレジスタと、このレジスタに保持
   された乗数に基づいて被乗数の部分積を発生させる複数
   の部分積発生回路と、これら部分積を加算する加算回路
   とからなる第１の桁数の乗算を行う乗算器であって、前
   記複数の部分積発生回路は夫々出力が選択的に出力が０
   に統一されるビット列を含んでおり、前記ビット列が０
   に統一された時は、それ以外のビット位置で前記第１の
   桁数よりも小さい第２の桁数の乗算が行われることを特
   徴とする乗算器。
2. （２）前記レジスタにはブースのデコーダが接続され、
   前記部分積発生回路はブースのアルゴリズムに従って部
   分積を発生させることを特徴とする請求項１に記載の乗
   算器。
3. （３）前記第１の桁数は倍精度の桁数であり、前記第２
   の桁数はその半分の単精度の桁数であることを特徴とす
   る請求項１に記載の乗算器。
4. （４）前記部分積発生回路は、小さい桁に属する第１の
   グループと大きい桁に属する第２のグループに分けられ
   、前記ビット列が０に統一された時には、第１のグルー
   プと第２のグループで別々の単精度乗算が並列に行われ
   ることを特徴とする請求項３に記載の乗算器。