JPS60205746A - 配列乗算器 - Google Patents
配列乗算器Info
- Publication number
- JPS60205746A JPS60205746A JP59062758A JP6275884A JPS60205746A JP S60205746 A JPS60205746 A JP S60205746A JP 59062758 A JP59062758 A JP 59062758A JP 6275884 A JP6275884 A JP 6275884A JP S60205746 A JPS60205746 A JP S60205746A
- Authority
- JP
- Japan
- Prior art keywords
- multiplier
- array
- multiplicand
- lower half
- half word
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
- G06F7/5324—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel partitioned, i.e. using repetitively a smaller parallel parallel multiplier or using an array of such smaller multipliers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/3808—Details concerning the type of numbers or the way they are handled
- G06F2207/3828—Multigauge devices, i.e. capable of handling packed numbers without unpacking them
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、２分割方式の配列乗ヰ器に関するもので、
特に２系統の乗算を同時に行なうことによって演算効率
を高めるために使用されるものである。
特に２系統の乗算を同時に行なうことによって演算効率
を高めるために使用されるものである。
従来、２分割可能な乗算器として、例えば第１図に示す
ようなものが使用きれている。図において、ＭＯ〜Ｍ３
はそれぞれ、ｍピッ）Ｘｍビットの乗算器で、これら乗
算器ＭＯ〜Ｍ３にはそれぞれ、被乗数ＸＩ 、 Ｘｌ、
（Ｘｉ ：上位ビット。
ようなものが使用きれている。図において、ＭＯ〜Ｍ３
はそれぞれ、ｍピッ）Ｘｍビットの乗算器で、これら乗
算器ＭＯ〜Ｍ３にはそれぞれ、被乗数ＸＩ 、 Ｘｌ、
（Ｘｉ ：上位ビット。
ＸＬ：下位ビット）および乗数ｙＨ１ｙ、 （ＹＨ’上
位ピッ） ＋ ＹＬ二下位ビット）力選択的に供給され
る。すなわち、乗算器ＭＯには、被乗数ＸＬ＋乗数ＹＬ
が供給され、下位ピッ）Ｌ側の演算（乗算）出力が出力
信号ｚＯとして出力されるとともに、上位ピッ）Ｈ側の
出力が加算器ＡＯに供給式れる。上記乗算器Ｍノには、
被乗数ＸＨ＋乗数ＹＬが供給され、下位ピッ）Ｌ側の演
算出力がセレクタＳＯを介して上記加算器Ａ１７に供給
される。
位ピッ） ＋ ＹＬ二下位ビット）力選択的に供給され
る。すなわち、乗算器ＭＯには、被乗数ＸＬ＋乗数ＹＬ
が供給され、下位ピッ）Ｌ側の演算（乗算）出力が出力
信号ｚＯとして出力されるとともに、上位ピッ）Ｈ側の
出力が加算器ＡＯに供給式れる。上記乗算器Ｍノには、
被乗数ＸＨ＋乗数ＹＬが供給され、下位ピッ）Ｌ側の演
算出力がセレクタＳＯを介して上記加算器Ａ１７に供給
される。
この加算器ＡＯによる加算出力は、加算器Ａ１に供給さ
れ、ギヤＩＪ Ｃａが加算器Ａ２に供給される。上記乗
算器Ｍノの上位ピッ）Ｈ側の演算出力は、セレクタＳ１
を介して上記加算器Ａ２に供給される。上記乗算器Ｍ２
には、被乗数ｘＬ 、乗数ＹＨが供給され、下位ピッ）
Ｌ側の演算出力はセレクタＳ２を介して上記加算器へ１
に供給される。この加算器ＡＩによる加算出力は出力信
号ｚｌとして出力式れ、キャリＣａが加算器Ａ３に供給
芒れる。一方、上記乗算器Ｍ２の上位ピッ）Ｈ側の演算
出力は、セレクタＳｌを介して上記加算器Ａ２に供給さ
れる。この加算器Ａ２の加算出力は、上記加算器Ａ３に
供給され、キャリＣａが加算器Ａ４に供給される。
れ、ギヤＩＪ Ｃａが加算器Ａ２に供給される。上記乗
算器Ｍノの上位ピッ）Ｈ側の演算出力は、セレクタＳ１
を介して上記加算器Ａ２に供給される。上記乗算器Ｍ２
には、被乗数ｘＬ 、乗数ＹＨが供給され、下位ピッ）
Ｌ側の演算出力はセレクタＳ２を介して上記加算器へ１
に供給される。この加算器ＡＩによる加算出力は出力信
号ｚｌとして出力式れ、キャリＣａが加算器Ａ３に供給
芒れる。一方、上記乗算器Ｍ２の上位ピッ）Ｈ側の演算
出力は、セレクタＳｌを介して上記加算器Ａ２に供給さ
れる。この加算器Ａ２の加算出力は、上記加算器Ａ３に
供給され、キャリＣａが加算器Ａ４に供給される。
上記乗算器Ｍ３には、被乗数Ｘ８１乗数ｙ、が供給され
、下位ピッ）Ｌ側の演３＄出力は上記加算器Ａ３に供給
される。この加ｑ、器Ａ３による加算出力は出力信号ｚ
２として出力され、キャリＣ８が加算器Ａ５に供給され
る。一方、上記乗ｎ器Ｍ３の上位ビットＩＩＩＩＩ０の
演法）、出力は上記加算器Ａ４に供給される。この加算
器Ａ４には、加算数として”０”が供給されておυ、上
記来詩、器Ｍ３の出力と上ｓＱ加算器Ａ２のギヤＩＪ
Ｃａとに基づく出力か゛加算器Ａ５に供給される。また
、上記加算器Ａ５には加規数として０”が供給されてお
り、上記加算器Ａ４の加算出力と上記加算器Ａ３のギヤ
ｌＪ’ｃａとに基づく出力が出力信号ｚ３として出力さ
れるようになっている。
、下位ピッ）Ｌ側の演３＄出力は上記加算器Ａ３に供給
される。この加ｑ、器Ａ３による加算出力は出力信号ｚ
２として出力され、キャリＣ８が加算器Ａ５に供給され
る。一方、上記乗ｎ器Ｍ３の上位ビットＩＩＩＩＩ０の
演法）、出力は上記加算器Ａ４に供給される。この加算
器Ａ４には、加算数として”０”が供給されておυ、上
記来詩、器Ｍ３の出力と上ｓＱ加算器Ａ２のギヤＩＪ
Ｃａとに基づく出力か゛加算器Ａ５に供給される。また
、上記加算器Ａ５には加規数として０”が供給されてお
り、上記加算器Ａ４の加算出力と上記加算器Ａ３のギヤ
ｌＪ’ｃａとに基づく出力が出力信号ｚ３として出力さ
れるようになっている。
上記のような構成において、２ｍビットＸ２ｍビットの
乗算を行なう場合には、セレクタＳＯによって、乗算器
Ｍノの下位ピッ）Ｌ側の出力を選択し、セレクタＳ１に
よって上記乗算器Ｍノの上位ビン）Ｈ１ｔ！Ｉの出力を
選択するとともに、乗算器Ｍ２の上位ピッ）Ｈ側の出力
全選択する。またセレクタＳ２によって上記乗算器Ｍ２
の下位ピッ）Ｌ側の出力全選択する。こうすることによ
シ、第２図に示すような２ｍビットＸ２ｍビットの乗算
が行なわれる。
乗算を行なう場合には、セレクタＳＯによって、乗算器
Ｍノの下位ピッ）Ｌ側の出力を選択し、セレクタＳ１に
よって上記乗算器Ｍノの上位ビン）Ｈ１ｔ！Ｉの出力を
選択するとともに、乗算器Ｍ２の上位ピッ）Ｈ側の出力
全選択する。またセレクタＳ２によって上記乗算器Ｍ２
の下位ピッ）Ｌ側の出力全選択する。こうすることによ
シ、第２図に示すような２ｍビットＸ２ｍビットの乗算
が行なわれる。
一方、ｍピッ）Ｘｍビットの２系統の乗算を行なう場合
には、セレクタＳＯ、ＳｌおよびＳ２によりて、乗算器
Ｍｌ、Ｍ２の出力を０”に設定し、このＯ″を加算数と
して加算器ＡＯ，ｋｌおよびＡ２に供給する。こうする
ことにヨυ、ｚｌとｚ２にはｒ ＸＬ−ＹＬ Ｊが、ｚ
３とｚ２にはｒ ＸＭ−ＹＨＪがそれぞれ得られる。
には、セレクタＳＯ、ＳｌおよびＳ２によりて、乗算器
Ｍｌ、Ｍ２の出力を０”に設定し、このＯ″を加算数と
して加算器ＡＯ，ｋｌおよびＡ２に供給する。こうする
ことにヨυ、ｚｌとｚ２にはｒ ＸＬ−ＹＬ Ｊが、ｚ
３とｚ２にはｒ ＸＭ−ＹＨＪがそれぞれ得られる。
ところで、上述したような乗算器を構成する場合、以下
に記すよりな独々の問題を生ずる。
に記すよりな独々の問題を生ずる。
まず第１に、配線数が多い。特に、オ硬ランドＸ 、ｙ
ｌ入力するところ、および乗↓を器ＭＯ〜Ｍ３の結果を
次段のセレクタＳＯ〜Ｓ２、加算器ＡＯ−ＡＪに入力す
る際の配線が多くなる。
ｌ入力するところ、および乗↓を器ＭＯ〜Ｍ３の結果を
次段のセレクタＳＯ〜Ｓ２、加算器ＡＯ−ＡＪに入力す
る際の配線が多くなる。
この順向はビット長が大きくなるに従い顕著となる。
第２に、冗長な回路が多い。例えば各乗ｊ１．器Ｍ （
Ｊ −Ｍ ３には最終相の加昇器が内蔵坏れており、加
３１．器ＡＯ〜Ａ５の機能と重複している。
Ｊ −Ｍ ３には最終相の加昇器が内蔵坏れており、加
３１．器ＡＯ〜Ａ５の機能と重複している。
また、セレクタＳＯ〜Ｓ２も２ｍビットＸ２ｍビットの
演算時には不要である。
演算時には不要である。
第３に、上記第１、第２の理由によｐＬＳＩ化した場合
にパターン面積が大きくなる。
にパターン面積が大きくなる。
第４に、動作速度が遅い。これは上述したように、配線
が多い（長い）ことにより配線容量などによる遅延が増
大するためである。
が多い（長い）ことにより配線容量などによる遅延が増
大するためである。
この発明は上記のような事情に鑑みてなきれたもので、
その目的とするところは、分割可能であり、パターン面
積が小さく、しかも高速演算が可能な配列乗算器を提供
することである。
その目的とするところは、分割可能であり、パターン面
積が小さく、しかも高速演算が可能な配列乗算器を提供
することである。
すなわち、この発明においては、上記の目的を達成する
ために、配列乗算器を４つのアレイブロックに分割設定
し、これらアレイブロックに選択的に乗数、被乗数ある
いは不活性値を供給するように構成したもので、被乗数
の上位中ワードと乗数の下位半ワードとの積を取る第１
７レイプロツクと、この第１７レイブロツクの被乗数入
力端に配設され、選択制御信号に基づいて上記第１アレ
イグロツクに不活性値あるいは被乗数を選択的に供給す
る第１の選択回路と、被乗数の上位中ワードと乗数の上
位中ワードとの積を取る第２７レイブロツクと、被乗数
の下位半ワードと乗数の下位半ワードとのＭｔｋ取る第
３７レイブロツクと、被乗数の下位半ワードと乗数の上
位中ワードとの積を取る第４７レイプロツクと、上記Ｍ
３アレイブロックと第４アレイブロック間に配設され、
選択制御信号に基づいて上記第４７レイプロツクに不活
性値あるいは被乗数を選択的に供給する第２の選択回路
とを設け、上記選択制御イ目号によυ分割可能に設定し
ている。
ために、配列乗算器を４つのアレイブロックに分割設定
し、これらアレイブロックに選択的に乗数、被乗数ある
いは不活性値を供給するように構成したもので、被乗数
の上位中ワードと乗数の下位半ワードとの積を取る第１
７レイプロツクと、この第１７レイブロツクの被乗数入
力端に配設され、選択制御信号に基づいて上記第１アレ
イグロツクに不活性値あるいは被乗数を選択的に供給す
る第１の選択回路と、被乗数の上位中ワードと乗数の上
位中ワードとの積を取る第２７レイブロツクと、被乗数
の下位半ワードと乗数の下位半ワードとのＭｔｋ取る第
３７レイブロツクと、被乗数の下位半ワードと乗数の上
位中ワードとの積を取る第４７レイプロツクと、上記Ｍ
３アレイブロックと第４アレイブロック間に配設され、
選択制御信号に基づいて上記第４７レイプロツクに不活
性値あるいは被乗数を選択的に供給する第２の選択回路
とを設け、上記選択制御イ目号によυ分割可能に設定し
ている。
以下、この発明の一実施例について図面を参照して説明
する。第３図（ａ）は、配列乗３７゜器の基本セル（フ
ル・アダー）１１を示している。
する。第３図（ａ）は、配列乗３７゜器の基本セル（フ
ル・アダー）１１を示している。
Ｘｊ−Ｙｉ（あるいはＸｊ）は当セルのビット稙入力、
ｓｌ−、は前段のセルの加算出力、Ｃ４−１は前段のセ
ルのキャリ出力、Ｃ１は当セル１１のキャリ出力、Ｓｉ
は当セル１１の加算出力である。
ｓｌ−、は前段のセルの加算出力、Ｃ４−１は前段のセ
ルのキャリ出力、Ｃ１は当セル１１のキャリ出力、Ｓｉ
は当セル１１の加算出力である。
配列乗算器は、上記第３図の基本セル１ノをアレイ状に
配設し、乗３′１．′ｆｒ並列的に行なうもので、第３
図（ｂ）に示すように上辺には被乗数Ｘ１左辺には乗数
Ｙが入力される。上記被乗数Ｘは上下方向、乗数Ｙは左
右方向にそれぞれアレイ状に並んだ名セルｔこビット毎
に供給される。そして、各セルの交点ではＸｌ−Ｙｊと
いうビット積が生成されセルの一方の入力端に与えられ
る。今、上述した配列乗算器の語長が２ｍビットである
とすると、通常は２ｍビットＸ２ｍビットの乗算が行な
われる。これに対し、ｍビット×ｍビットの２系統の入
力が供給されるとする。すなわち、ｘＨ−ｘＬ （Ｘｉ
ｔは上位ｎ１ビツト、ＸＬは下位ｍビット）と、Ｙ、
−ｙ、、 （ｙＨは上位ｍビット、ＹＬは下位ｍビット
）が入力されＸＨ−ＹＨとｘｔ、 ’ ｙＬとの２つの
乗算を行なうものとする。
配設し、乗３′１．′ｆｒ並列的に行なうもので、第３
図（ｂ）に示すように上辺には被乗数Ｘ１左辺には乗数
Ｙが入力される。上記被乗数Ｘは上下方向、乗数Ｙは左
右方向にそれぞれアレイ状に並んだ名セルｔこビット毎
に供給される。そして、各セルの交点ではＸｌ−Ｙｊと
いうビット積が生成されセルの一方の入力端に与えられ
る。今、上述した配列乗算器の語長が２ｍビットである
とすると、通常は２ｍビットＸ２ｍビットの乗算が行な
われる。これに対し、ｍビット×ｍビットの２系統の入
力が供給されるとする。すなわち、ｘＨ−ｘＬ （Ｘｉ
ｔは上位ｎ１ビツト、ＸＬは下位ｍビット）と、Ｙ、
−ｙ、、 （ｙＨは上位ｍビット、ＹＬは下位ｍビット
）が入力されＸＨ−ＹＨとｘｔ、 ’ ｙＬとの２つの
乗算を行なうものとする。
この場合は、Ｘｉ −ｙＬとｘｔ、 −ｙＨの乗算結果
を“０″に設定する必要がある。このような演算を実現
するため、配列乗算器を第４図に示すように構成してい
る。すなわち、２ｍビットＸ２ｍビットの配列乗算器ｔ
−４分割設定し、右上のアレイブロック１２．でｘｔ、
−ＹＬの乗算を行ない、左下のプレイブロック１２．
でｘＨ−Ｙ、の乗算を行なう。上記ＸＬ −ＹＬの上位
ビットが右下のアレイブロック１２．の上半分を通過し
てその演算結果がＺＯ、ＺＪとして出力され、上記ＸＨ
パＹ１１の下位ビットが、右下のアレイブロック１２．
の下半分全通過してその演算結果が７２．Ｚ３として出
力される。この際、双方の乗算が影響を及ぼし合ったり
、未使用の左上のアレイブロック１２４の乗算出力が他
の領域に流入しないようにするために、左上と右下のア
レイブロック１２、．１２３に選択制御信号ＢＤＩＶに
よって制御される選択回路１３から被乗数Ｘに“０”を
与える。従って、左上のアレイブロック１２４の演算結
果は“０”となるので、他のアレイブロックに影＃ｉを
与えることｔまない。また、右下のアレイブロック１２
．の上下でそれぞれ別の演算を行なっているので、上の
アレイブロックのキャリ出力が下のアレイブロックに流
入しないようにするために、分離制御信号ＤＩＶで制御
される分離回路１４を設けている。ざらに、右下のアレ
イブロック１２．では加３１．結果ＳとキャリＣの加算
のみを行なえば良いので、選択制御信号ＢＤＩＶにより
て制御でれる選択回路１５ｊｌ（、よりて波乗ｊｆＸに
パ０“を与える。
を“０″に設定する必要がある。このような演算を実現
するため、配列乗算器を第４図に示すように構成してい
る。すなわち、２ｍビットＸ２ｍビットの配列乗算器ｔ
−４分割設定し、右上のアレイブロック１２．でｘｔ、
−ＹＬの乗算を行ない、左下のプレイブロック１２．
でｘＨ−Ｙ、の乗算を行なう。上記ＸＬ −ＹＬの上位
ビットが右下のアレイブロック１２．の上半分を通過し
てその演算結果がＺＯ、ＺＪとして出力され、上記ＸＨ
パＹ１１の下位ビットが、右下のアレイブロック１２．
の下半分全通過してその演算結果が７２．Ｚ３として出
力される。この際、双方の乗算が影響を及ぼし合ったり
、未使用の左上のアレイブロック１２４の乗算出力が他
の領域に流入しないようにするために、左上と右下のア
レイブロック１２、．１２３に選択制御信号ＢＤＩＶに
よって制御される選択回路１３から被乗数Ｘに“０”を
与える。従って、左上のアレイブロック１２４の演算結
果は“０”となるので、他のアレイブロックに影＃ｉを
与えることｔまない。また、右下のアレイブロック１２
．の上下でそれぞれ別の演算を行なっているので、上の
アレイブロックのキャリ出力が下のアレイブロックに流
入しないようにするために、分離制御信号ＤＩＶで制御
される分離回路１４を設けている。ざらに、右下のアレ
イブロック１２．では加３１．結果ＳとキャリＣの加算
のみを行なえば良いので、選択制御信号ＢＤＩＶにより
て制御でれる選択回路１５ｊｌ（、よりて波乗ｊｆＸに
パ０“を与える。
第５図は、上記選択回路１３の（１ｑ成例を示しティる
。各ヒツト毎に設けられたアンドゲート１６□〜１６ｍ
の一方の入力端にはそれぞれ、波乗ｉｊ、Ｘｍ＋１〜Ｘ
２ｍが供給され、他方の入力端にはそれぞれ選択制御信
号ＢＤＩＶが供給される。
。各ヒツト毎に設けられたアンドゲート１６□〜１６ｍ
の一方の入力端にはそれぞれ、波乗ｉｊ、Ｘｍ＋１〜Ｘ
２ｍが供給され、他方の入力端にはそれぞれ選択制御信
号ＢＤＩＶが供給される。
そして、上記アンドゲート１６ｍ〜１６ｍの出力が左上
のアレイブロック１２４に供給される。また、被乗数Ｘ
ｍ＋１〜Ｘ２ｍが左下のアレイブロック１２．に供給さ
れるようになっている。なお、前記選択回路１５も同様
な構成である。
のアレイブロック１２４に供給される。また、被乗数Ｘ
ｍ＋１〜Ｘ２ｍが左下のアレイブロック１２．に供給さ
れるようになっている。なお、前記選択回路１５も同様
な構成である。
第６図は、前記第４図における分離回路１４の措成例を
示している。セルアレーの各ビット毎に設けられたアン
ドダート１７□〜１７ ｍ 〕一方の入力端には、キャ
リ出力ＣＯ”’−Ｃｍ−１が供給され、他方の入力端に
はそれぞれ、分離制御信号ＤＩＶが供給される。上記ア
ンドダート１７１〜１７ｍの出力Ｃｏ′、Ｃ１′、・・
’ ＋ Ｃｍ−２’ ｒ Ｃｍ−Ｊ’はそれぞれ、右下
のアレイブロック１２．の下段に供給される。
示している。セルアレーの各ビット毎に設けられたアン
ドダート１７□〜１７ ｍ 〕一方の入力端には、キャ
リ出力ＣＯ”’−Ｃｍ−１が供給され、他方の入力端に
はそれぞれ、分離制御信号ＤＩＶが供給される。上記ア
ンドダート１７１〜１７ｍの出力Ｃｏ′、Ｃ１′、・・
’ ＋ Ｃｍ−２’ ｒ Ｃｍ−Ｊ’はそれぞれ、右下
のアレイブロック１２．の下段に供給される。
上記のような構成において、前記第４図の回路の動作を
説明する。選択制御信号面バおよびおよび分離制御信号
菌Ｘがそれぞれ“１”レベルの場合は、２ｍピットＸ
２ ｍビットの通常の乗算が行なわれる。一方、上記選
択制御４ｊ号ＢＤＩＶおよび分割制御（４７号“「百”
がそれぞれ０”レベルとなると、選択回路１３ 、 Ｊ
５を構成するアンドゲート１６１〜１６ｍ、および分
離回路１４を構成するアンドゲート１７１〜１７ｍの出
力が全て°゛０”となる。従って、左上のアレイグロッ
ク１２４の演算結果は０”となり、この演１？：結果が
アレイブロック１２．に供給される。
説明する。選択制御信号面バおよびおよび分離制御信号
菌Ｘがそれぞれ“１”レベルの場合は、２ｍピットＸ
２ ｍビットの通常の乗算が行なわれる。一方、上記選
択制御４ｊ号ＢＤＩＶおよび分割制御（４７号“「百”
がそれぞれ０”レベルとなると、選択回路１３ 、 Ｊ
５を構成するアンドゲート１６１〜１６ｍ、および分
離回路１４を構成するアンドゲート１７１〜１７ｍの出
力が全て°゛０”となる。従って、左上のアレイグロッ
ク１２４の演算結果は０”となり、この演１？：結果が
アレイブロック１２．に供給される。
また、右下のアレイブロック１２．には被乗数Ｘに“０
”が与えられるので、このアレイブロック１２３では加
算結果Ｓにキャリ出力Ｃを加４↓する演算のみが行なわ
れる。 。
”が与えられるので、このアレイブロック１２３では加
算結果Ｓにキャリ出力Ｃを加４↓する演算のみが行なわ
れる。 。
このような（１ツ成によれば、オにランド人力はストレ
ートに供給され、出力も−か所だけで良いので、配線数
を大幅に低減できる。また、前記第１図の回路において
は、ワード長の半分の２人力加算器が６個必要であった
のに対し、ワード長の２倍の加３′１器が２個で済み、
冗長な回路が少ない。さらに、上記第４図の配列乗算器
は、通常の配列乗算器より若干・やターン面積が増加す
る程度であり、前記第１図に示した回路に比べ大幅にパ
ターン面積を低減できる。さらに、配線および冗長な回
路が少ないので配騙容量による遅延、および冗長な回路
による遅延が少なく、高速動作が得られる。
ートに供給され、出力も−か所だけで良いので、配線数
を大幅に低減できる。また、前記第１図の回路において
は、ワード長の半分の２人力加算器が６個必要であった
のに対し、ワード長の２倍の加３′１器が２個で済み、
冗長な回路が少ない。さらに、上記第４図の配列乗算器
は、通常の配列乗算器より若干・やターン面積が増加す
る程度であり、前記第１図に示した回路に比べ大幅にパ
ターン面積を低減できる。さらに、配線および冗長な回
路が少ないので配騙容量による遅延、および冗長な回路
による遅延が少なく、高速動作が得られる。
第７図は、この発明の他の実施例を示すもので、上記第
４図の回路においては、左上のアレイブロック１２４に
選択回Ｗｓ１３’を設けたのに対し、アレイプロとり１
２４の演算結果の出方端に、分離制御信号ＤＩＶで制御
される分離回路１８□、１８．を設けたものである。図
において、前記第４図と同一構成部には同じ符号を伺し
てその説明は省略する。上記分離回路１’８１．１８□
はそれぞれ基本的には前記第６図の回路と同様にアンド
ゲートによって構成される。
４図の回路においては、左上のアレイブロック１２４に
選択回Ｗｓ１３’を設けたのに対し、アレイプロとり１
２４の演算結果の出方端に、分離制御信号ＤＩＶで制御
される分離回路１８□、１８．を設けたものである。図
において、前記第４図と同一構成部には同じ符号を伺し
てその説明は省略する。上記分離回路１’８１．１８□
はそれぞれ基本的には前記第６図の回路と同様にアンド
ゲートによって構成される。
上記のような構″成において、分層制御１ｄ号ＤＩＶ７
）Ｅ”１″レベルの時にｔよ、通常の２ｍビット×２ｍ
ビットの乗算が行なわれ、分Ｍ ｌｊｒυ御信号１）Ｉ
Ｖが“０”レベルの局には、アレイブロック１２４が分
離されるので、出力にはＸＬ・ＹＬおよびＸＨ−Ｙ、の
乗請、出力カイ））られる。このような構成においても
上記′Ｊ！：施例と同４示な効果が得られる。
）Ｅ”１″レベルの時にｔよ、通常の２ｍビット×２ｍ
ビットの乗算が行なわれ、分Ｍ ｌｊｒυ御信号１）Ｉ
Ｖが“０”レベルの局には、アレイブロック１２４が分
離されるので、出力にはＸＬ・ＹＬおよびＸＨ−Ｙ、の
乗請、出力カイ））られる。このような構成においても
上記′Ｊ！：施例と同４示な効果が得られる。
なお、上記各実施例においては、アレイブロック１２３
に分子ｉｉ、回路１４をそれぞれ設けたが、基本セルの
構造が、上のアレイのキャリ出力が下のアレイに流入さ
れる心配のないものであれば、特に設けなくても良い。
に分子ｉｉ、回路１４をそれぞれ設けたが、基本セルの
構造が、上のアレイのキャリ出力が下のアレイに流入さ
れる心配のないものであれば、特に設けなくても良い。
また、第８図に示すようなブース乗算器にも適用可能で
ある。第８図において、前記第４図と同−ｆｉｔ￥成部
には同じ符号を付してその説りＪは省略する。ＪＹＤＥ
ＣＬはＹの下位う′コルり、ＹＤＥＣＩＩはＹの上位デ
コーダである。このような１１′旬戊においても前記第
４図の回路と基本的には同様な動作を行ない、同様な効
果が得られる。
ある。第８図において、前記第４図と同−ｆｉｔ￥成部
には同じ符号を付してその説りＪは省略する。ＪＹＤＥ
ＣＬはＹの下位う′コルり、ＹＤＥＣＩＩはＹの上位デ
コーダである。このような１１′旬戊においても前記第
４図の回路と基本的には同様な動作を行ない、同様な効
果が得られる。
以上説明したようにこの発明によれば、分割可能であり
、パターン面績が小さく、しかも高速演算が可能な配列
乗算器が得られる。
、パターン面績が小さく、しかも高速演算が可能な配列
乗算器が得られる。
第１図は従来の分割可能な乗算器を説明するための図、
第２図は上記第１図の乗算器の動作を説明するための図
、第３図は配列乗算器の構成を説明するための図、第４
図はこの発明の一実施例に係る分割可能な配列乗算器を
説明するだめの図、第５図は上記第４図における選択回
路の構成例を示す図、第６図は上記第４図における分離
回路の構成例を示す図、第７図および第８図はそれぞれ
この発明の他の実施例全説明するための図で、ある。 １ノ・・・基本セル、１２４・・・第１アレイブロツク
、１２２・・・第２アレイブロツク、１２．・・・第３
７レイブロツク、１２３・・・第４アレイブロツク、１
３・・・第１選択回路、１５・・・第２選択回路、１４
゜１Ｂ、、１Ｂ、・・・分離回路、ＢＤＩｖ・・・選択
制御信号Ｊ）ＩＶ・・・分離制御信号、ＸＨ・・・被乗
数の上位中ワード、ＸＬ被乗数の下位半ワード、ＹＨ・
・・乗数の上位中ワード、ＹＬ・・・乗数の下位牛ワー
ド。 第２図 Ｚ３ Ｚ２ Ｚｌ ２０ 第３図 第６図
第２図は上記第１図の乗算器の動作を説明するための図
、第３図は配列乗算器の構成を説明するための図、第４
図はこの発明の一実施例に係る分割可能な配列乗算器を
説明するだめの図、第５図は上記第４図における選択回
路の構成例を示す図、第６図は上記第４図における分離
回路の構成例を示す図、第７図および第８図はそれぞれ
この発明の他の実施例全説明するための図で、ある。 １ノ・・・基本セル、１２４・・・第１アレイブロツク
、１２２・・・第２アレイブロツク、１２．・・・第３
７レイブロツク、１２３・・・第４アレイブロツク、１
３・・・第１選択回路、１５・・・第２選択回路、１４
゜１Ｂ、、１Ｂ、・・・分離回路、ＢＤＩｖ・・・選択
制御信号Ｊ）ＩＶ・・・分離制御信号、ＸＨ・・・被乗
数の上位中ワード、ＸＬ被乗数の下位半ワード、ＹＨ・
・・乗数の上位中ワード、ＹＬ・・・乗数の下位牛ワー
ド。 第２図 Ｚ３ Ｚ２ Ｚｌ ２０ 第３図 第６図
Claims (4)
- （１）基本セルをアレイ状に配設し、乗算を並列的に行
なう配列乗算器において、被乗数の下位半ワードと乗数
の下位半ワードとの積を取る第１７レイプロツクと、こ
の第１アレイブロツクの被乗賎入力端に配設され、選択
制御信号に基づいて上記第１７レイプロツクに不活性値
あるいは被乗数ｆ！：選択的に供給する第１の選択回路
と、被乗数の下位半ワードと乗数の下位半ワードとの積
を取る第２７レイプロツクと、被乗数の下位半ワードと
乗数の下位半ワードとの積を取る第３７レイプロツクと
、被乗数の下位半ワードと乗数の下位半ワードとの積を
取る第４７レイグロノクと、上記第３７レイプロツクと
第４アレイブロック間に配設され、選択制御４ｇ号に基
づいて上記第４７レイプロツクに不活性値あるいは被乗
数を選択的に供給する第２０選択回路とを具備し、上記
選択制御信号により分割可能に構成したことを特徴とす
る配列乗算器。 - （２）上記第４７レイプロツクは、分割’ｆｆ１ｌＪ御
信号に基づいて、キャリ入力を取るか不活性値を取るか
を選択するだめの分割回路を備えることｆ：特徴とする
特許請求の範囲第１項記載の配列乗算器。 - （３）基本セルをアレイ状に配設し、乗算を並列的に行
なう配列乗算器において、被乗数の下位半ワードと乗数
の下位半ワードとの積を取る第１７レイプロツクと、被
乗数の下位半ワードと乗数の下位半ワードとの積を取る
第２７レイブロツクと、被乗数の下位半ワードと乗数の
下位半ワードとの積を取る第３７レイプロツクと、上記
第１７レイプロツクの出力端に配設され、分割制御信号
に基づいてこの第１アレイブロツクから得た乗算出力を
上記第２、第３７レイプロツクに供給するか不活性値を
供給するかを選択する第１、第２の分離回路と、被乗数
の下位半ワードと乗数の下位半ワードとの積を取る第間
に配設され選択信号に基づいて、上記第４７レイプロツ
クに不活性値あるいは汐被乗数を・選択的に供給する夕
選択回路とを具備し、上記分３割ｉ＋ｉｌｌ （ｉｌｉ
ｌ信号によシ分ＥｕＪ能に（ｔ￥〕戊したことを特徴と
する配列５ｆｉＨ／ｌｚ、？、器。 - （４） 上記第４７レイプロツクは、分離制（ｌｌｌｌ
イＱ号に基づいて、キャリ入力を取るか不活性値を取
るか選択するだめの分ｓ」ｔｔ回路を備えることを特徴
とする１１４♂１１１”ｉ末の範囲第３項記載の配列乗
算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59062758A JPS60205746A (ja) | 1984-03-30 | 1984-03-30 | 配列乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59062758A JPS60205746A (ja) | 1984-03-30 | 1984-03-30 | 配列乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60205746A true JPS60205746A (ja) | 1985-10-17 |
| JPH0584529B2 JPH0584529B2 (ja) | 1993-12-02 |
Family
ID=13209615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59062758A Granted JPS60205746A (ja) | 1984-03-30 | 1984-03-30 | 配列乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60205746A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62229440A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 配列乗算器 |
| JPS63200233A (ja) * | 1987-02-16 | 1988-08-18 | Fujitsu Ltd | 高速並列乗除計算機 |
| JPS63240219A (ja) * | 1987-03-27 | 1988-10-05 | Matsushita Electric Ind Co Ltd | 乗算剰余演算装置 |
| JPS643734A (en) * | 1987-06-25 | 1989-01-09 | Fujitsu Ltd | Multiplication circuit |
| JPH02240728A (ja) * | 1989-01-27 | 1990-09-25 | Hughes Aircraft Co | 乗算器 |
| JPH02247727A (ja) * | 1989-02-21 | 1990-10-03 | Internatl Business Mach Corp <Ibm> | 乗算装置及びその方法 |
| JPH0468435A (ja) * | 1990-07-10 | 1992-03-04 | Toshiba Corp | 乗算器 |
-
1984
- 1984-03-30 JP JP59062758A patent/JPS60205746A/ja active Granted
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62229440A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 配列乗算器 |
| US4825401A (en) * | 1986-03-31 | 1989-04-25 | Kabushiki Kaisha Toshiba | Functional dividable multiplier array circuit for multiplication of full words or simultaneous multiplication of two half words |
| JPH0431413B2 (ja) * | 1986-03-31 | 1992-05-26 | ||
| JPS63200233A (ja) * | 1987-02-16 | 1988-08-18 | Fujitsu Ltd | 高速並列乗除計算機 |
| JPS63240219A (ja) * | 1987-03-27 | 1988-10-05 | Matsushita Electric Ind Co Ltd | 乗算剰余演算装置 |
| JPS643734A (en) * | 1987-06-25 | 1989-01-09 | Fujitsu Ltd | Multiplication circuit |
| JPH02240728A (ja) * | 1989-01-27 | 1990-09-25 | Hughes Aircraft Co | 乗算器 |
| JPH02247727A (ja) * | 1989-02-21 | 1990-10-03 | Internatl Business Mach Corp <Ibm> | 乗算装置及びその方法 |
| JPH0468435A (ja) * | 1990-07-10 | 1992-03-04 | Toshiba Corp | 乗算器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0584529B2 (ja) | 1993-12-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3723715A (en) | Fast modulo threshold operator binary adder for multi-number additions | |
| US4825401A (en) | Functional dividable multiplier array circuit for multiplication of full words or simultaneous multiplication of two half words | |
| US4153938A (en) | High speed combinatorial digital multiplier | |
| KR940002479B1 (ko) | 고속 디지탈 병렬승산기(multiplier) | |
| US5787029A (en) | Ultra low power multiplier | |
| US5586070A (en) | Structure and method for embedding two small multipliers in a larger multiplier | |
| US4592005A (en) | Masked arithmetic logic unit | |
| US5257218A (en) | Parallel carry and carry propagation generator apparatus for use with carry-look-ahead adders | |
| US4780842A (en) | Cellular processor apparatus capable of performing floating point arithmetic operations | |
| WO1999034514A1 (en) | Logic circuit | |
| US3524977A (en) | Binary multiplier employing multiple input threshold gate adders | |
| US4441158A (en) | Arithmetic operation circuit | |
| US4817029A (en) | Multiple-precision Booth's recode multiplier | |
| JPS60205746A (ja) | 配列乗算器 | |
| US6154052A (en) | Combined tristate/carry logic mechanism | |
| US4910700A (en) | Bit-sliced digit-serial multiplier | |
| JPH0216631A (ja) | セル・スタック | |
| EP0744688A1 (en) | High radix multiplier architecture | |
| Reusens et al. | Fixed-point high-speed parallel multipliers in VLSI | |
| US4979018A (en) | Semiconductor device with parallel multiplier using at least three wiring layers | |
| US5914892A (en) | Structure and method of array multiplication | |
| US6622154B1 (en) | Alternate booth partial product generation for a hardware multiplier | |
| US5777915A (en) | Multiplier apparatus and method for real or complex numbers | |
| US6992502B2 (en) | Configurable electronic circuit, in particular one dedicated to arithmetic calculations | |
| JPS6355627A (ja) | 半導体論理演算装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |