JPH0431413B2 - - Google Patents
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- JPH0431413B2 JPH0431413B2 JP61072947A JP7294786A JPH0431413B2 JP H0431413 B2 JPH0431413 B2 JP H0431413B2 JP 61072947 A JP61072947 A JP 61072947A JP 7294786 A JP7294786 A JP 7294786A JP H0431413 B2 JPH0431413 B2 JP H0431413B2
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- multiplier
- signal
- array
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- 238000004364 calculation method Methods 0.000 description 12
- 238000007792 addition Methods 0.000 description 9
- 239000002131 composite material Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
- G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
- G06F7/5336—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm
- G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/3808—Details concerning the type of numbers or the way they are handled
- G06F2207/3828—Multigauge devices, i.e. capable of handling packed numbers without unpacking them
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、ブース（Booth）のアルゴリズム
を用いた２分割可能な配列乗算器に関するもの
で、特に２系統の乗算を同時に行なうことによつ
て演算効率を高めるために使用されるものであ
る。
を用いた２分割可能な配列乗算器に関するもの
で、特に２系統の乗算を同時に行なうことによつ
て演算効率を高めるために使用されるものであ
る。
（従来の技術）
従来、２分割可能な乗算器として、例えば第３
図に示すようなものが使用されている。図におい
て、M0〜M3はそれぞれ、ｍビツト×ｍビツトの
乗算器で、これら乗算器M0〜M3にはそれぞれ、
被乗数XH，XL（XH：上位ビツト，XL：下位ビツ
ト）および乗数YH，YL（YH：上位ビツト，YL：
下位ビツト）が選択的に供給される。すなわち、
乗算器M0には、被乗数XL，乗数YLが供給され、
下位ビツトＬ側の演算（乗数）出力が出力信号
Z0として出力されるとともに、上位ビツトＨ側
の出力が加算器A0に供給される。上記乗算器M1
には、被乗数XH，乗数YLが供給され、下位ビツ
トＬ側の演算出力がセレクタS0を介して上記加
算器A0に供給される。
図に示すようなものが使用されている。図におい
て、M0〜M3はそれぞれ、ｍビツト×ｍビツトの
乗算器で、これら乗算器M0〜M3にはそれぞれ、
被乗数XH，XL（XH：上位ビツト，XL：下位ビツ
ト）および乗数YH，YL（YH：上位ビツト，YL：
下位ビツト）が選択的に供給される。すなわち、
乗算器M0には、被乗数XL，乗数YLが供給され、
下位ビツトＬ側の演算（乗数）出力が出力信号
Z0として出力されるとともに、上位ビツトＨ側
の出力が加算器A0に供給される。上記乗算器M1
には、被乗数XH，乗数YLが供給され、下位ビツ
トＬ側の演算出力がセレクタS0を介して上記加
算器A0に供給される。
この加算器A0による加算出力は、加算器A1に
供給され、キヤリーCaが加算器A2に供給され
る。上記乗算器M1の上位ビツトＨ側の演算出力
は、セレクタS1を介して上記加算器A2に供給さ
れる。上記乗算器M2には、被乗数XL，乗数YHが
供給され、下位ビツトＬ側の演算出力はセレクタ
S2を介して上記加算器A1に供給される。
供給され、キヤリーCaが加算器A2に供給され
る。上記乗算器M1の上位ビツトＨ側の演算出力
は、セレクタS1を介して上記加算器A2に供給さ
れる。上記乗算器M2には、被乗数XL，乗数YHが
供給され、下位ビツトＬ側の演算出力はセレクタ
S2を介して上記加算器A1に供給される。
この加算器A1による加算出力は出力信号Z1と
して出力され、キヤリーCaが加算器A3に供給さ
れる。一方、上記乗算器M2の上位ビツトＨ側の
演算出力は、セレクタS1を介して上記加算器A2
に供給される。この加算器A2の加算出力は、上
記加算器A3に供給され、キヤリーCaが加算器A4
に供給される。上記乗算器M3には、被乗数XH，
乗数YHが供給され、下位ビツトＬ側の演算出力
は上記加算器A3に供給される。この加算器A3に
よる加算出力は出力信号Z2として出力され、キ
ヤリーCaが加算器A5に供給される。
して出力され、キヤリーCaが加算器A3に供給さ
れる。一方、上記乗算器M2の上位ビツトＨ側の
演算出力は、セレクタS1を介して上記加算器A2
に供給される。この加算器A2の加算出力は、上
記加算器A3に供給され、キヤリーCaが加算器A4
に供給される。上記乗算器M3には、被乗数XH，
乗数YHが供給され、下位ビツトＬ側の演算出力
は上記加算器A3に供給される。この加算器A3に
よる加算出力は出力信号Z2として出力され、キ
ヤリーCaが加算器A5に供給される。
一方、上記乗算器M3の上位ビツトＨ側の演算
出力は上記加算器A4に供給される。この加算器
A4には、加算数として“０”が供給されており、
上記乗算器M3の出力と上記加算器A2のキヤリー
Caとに基づく出力が加算器A5に供給される。
出力は上記加算器A4に供給される。この加算器
A4には、加算数として“０”が供給されており、
上記乗算器M3の出力と上記加算器A2のキヤリー
Caとに基づく出力が加算器A5に供給される。
また、上記加算器A5には加算数として“０”
が供給されており、上記加算器A4の加算出力と
上記加算器A3のキヤリーCaとに基づく出力が出
力信号Z3として出力されるようになつている。
が供給されており、上記加算器A4の加算出力と
上記加算器A3のキヤリーCaとに基づく出力が出
力信号Z3として出力されるようになつている。
上記のような構成において、2mビツト×2mビ
ツトの乗算を行なう場合には、セレクタS0によ
つて乗算器M1の下位ビツトＬ側の出力を選択し、
セレクタS1によつて上記乗算器M1の上位ビツト
Ｈ側の出力を選択するとともに、乗算器M2の上
位ビツトＨ側の出力を選択する。またセレクタ
S2によつて上記乗算器M2の下位ビツトＬ側の出
力を選択する。こうすることにより、第４図に示
すよう2mビツト×2mビツトの乗算が行なわれ
る。
ツトの乗算を行なう場合には、セレクタS0によ
つて乗算器M1の下位ビツトＬ側の出力を選択し、
セレクタS1によつて上記乗算器M1の上位ビツト
Ｈ側の出力を選択するとともに、乗算器M2の上
位ビツトＨ側の出力を選択する。またセレクタ
S2によつて上記乗算器M2の下位ビツトＬ側の出
力を選択する。こうすることにより、第４図に示
すよう2mビツト×2mビツトの乗算が行なわれ
る。
一方、ｍビツト×ｍビツトの２系統の乗算を行
なう場合には、セレクタS0，S1およびS2によつ
て、乗算器M1，M2の出力を“０”に設定し、こ
の“０”を加算数として加算器A0，A1およびA2
に供給する。こうすることにより、Z1とZ2には
「XL・YL」が、Z3とZ2には「XH・YH」がそれぞ
れ得られる。
なう場合には、セレクタS0，S1およびS2によつ
て、乗算器M1，M2の出力を“０”に設定し、こ
の“０”を加算数として加算器A0，A1およびA2
に供給する。こうすることにより、Z1とZ2には
「XL・YL」が、Z3とZ2には「XH・YH」がそれぞ
れ得られる。
しかし、上述したような乗算器を構成する場
合、以下に記するような種々の問題を生ずる。
合、以下に記するような種々の問題を生ずる。
まず第１に、配線数が多い。特に、オペランド
Ｘ，Ｙを入力するところ、および乗算器M0〜M3
の結果を次段のセレクタS0〜S2、加算器A0〜A3
に入力する際の配線が多くなる。この傾向はビツ
ト長が大きくなるに従い顕著となる。
Ｘ，Ｙを入力するところ、および乗算器M0〜M3
の結果を次段のセレクタS0〜S2、加算器A0〜A3
に入力する際の配線が多くなる。この傾向はビツ
ト長が大きくなるに従い顕著となる。
第２に、冗長な回路が多い。例えば各乗算器
M0〜M3には最終和の加算器が内蔵されており、
加算器A0〜A5の機能と重複している。また、セ
レクタS0〜S2も2mビツト×2mビツトの演算時に
は不要である。
M0〜M3には最終和の加算器が内蔵されており、
加算器A0〜A5の機能と重複している。また、セ
レクタS0〜S2も2mビツト×2mビツトの演算時に
は不要である。
第３に、上記第１，第２の理由によりLSI化し
た場合にパターン面積が大きくなる。
た場合にパターン面積が大きくなる。
第４に、動作速度が遅い。これは上述したよう
に、配線が多い（長い）ことにより配線容量など
による遅延が増大するためである。
に、配線が多い（長い）ことにより配線容量など
による遅延が増大するためである。
ところで、LSI化に適した高速乗算器の一つと
してブースのアルゴリズムを用いたものがある。
してブースのアルゴリズムを用いたものがある。
この乗算器は２の補数表示の数を直接演算でき
るという利点を持つている。この時の符号ビツト
の処理は、第５図ａに示すように、MSBのビツ
トをそのまま拡張し、それらを加え合わせてい
る。第５図ａでは、Ｘ＝−25，Ｙ＝＋23とした
時、ＹをデコードしてＸを−Ｘ，2X，Ｘに変形
している。第５図ｂは上記符号拡張の一般的な場
合を、第５図ｃはこれを乗算セルの配列で表した
場合を示している。ｃ図においては、斜線部が符
号のセルを表している。しかし、この方式では拡
張符号の処理のために余分なセルを必要とし、チ
ツプ面積の増大や配列乗算器の規則性を崩す欠点
がある。
るという利点を持つている。この時の符号ビツト
の処理は、第５図ａに示すように、MSBのビツ
トをそのまま拡張し、それらを加え合わせてい
る。第５図ａでは、Ｘ＝−25，Ｙ＝＋23とした
時、ＹをデコードしてＸを−Ｘ，2X，Ｘに変形
している。第５図ｂは上記符号拡張の一般的な場
合を、第５図ｃはこれを乗算セルの配列で表した
場合を示している。ｃ図においては、斜線部が符
号のセルを表している。しかし、この方式では拡
張符号の処理のために余分なセルを必要とし、チ
ツプ面積の増大や配列乗算器の規則性を崩す欠点
がある。
このような欠点を除去できる符号ビツトの処理
方法として、“Digital Circuits For Binary
Arithmetic”に、第５図ｄ，第５図ｅに示すよ
うな方式が提案されている。すなわち、MSBの
反転信号を符号セルに入力し、符号セルと符号セ
ルとの間と、一番上段の符号セルに“１”を加え
る操作を行なうようにしている。
方法として、“Digital Circuits For Binary
Arithmetic”に、第５図ｄ，第５図ｅに示すよ
うな方式が提案されている。すなわち、MSBの
反転信号を符号セルに入力し、符号セルと符号セ
ルとの間と、一番上段の符号セルに“１”を加え
る操作を行なうようにしている。
しかし、この操作を分割可能な配列乗算器でど
のようにして実現するかは開示されていない。
のようにして実現するかは開示されていない。
（発明が解決しようとする問題点）
上述した如く、従来の配列乗算器では、配線が
多く、不規則でLSI化に適さない。また、冗長な
回路が多くパターン面積が増大するとともに、動
作速度も遅い欠点があ。ブースのアルゴリズムを
用いた乗算器ではこのような欠点を除去できる
が、分割可能ではない。
多く、不規則でLSI化に適さない。また、冗長な
回路が多くパターン面積が増大するとともに、動
作速度も遅い欠点があ。ブースのアルゴリズムを
用いた乗算器ではこのような欠点を除去できる
が、分割可能ではない。
従つて、この発明の目的とするところは、LSI
化に適し、規則的で配線も少なく、且つ高速演算
が可能な、ブースのアルゴリズムを用いた分割可
能な配列乗算器を提供することにある。
化に適し、規則的で配線も少なく、且つ高速演算
が可能な、ブースのアルゴリズムを用いた分割可
能な配列乗算器を提供することにある。
［発明の構成］
（問題点を解決するための手段）
この発明による配列乗算器は、基本セルと最上
位ビツトに設けられる符号セルとから成り被乗数
の上位半ワードと乗数の下位半ワードとの積を取
る第１アレイブロツクと、この第１アレイブロツ
クの被乗数入力端に配設され選択制御信号に基づ
いで上記第１アレブロツクに不活性値あるいは被
乗数を選択的に供給する第１の選択回路と、上記
第１アレイブロツクの乗数入力端に配設される下
位デコーダと、基本セルと最上位ビツトに設けら
れる符号セルとから成り被乗数の上位半ワードと
乗数の上位半ワードとの積を取る第２アレイブロ
ツクと、この第２アレイブロツクの乗数入力端に
配設される上位デコーダと、基本セルと最上位ビ
ツトに設けられ分割制御信号に応じて符号セルあ
るいは基本セルとして機能する複合セルとから成
り被乗数の下位半ワードと乗数の下位半ワードと
の積を取る第３アレイブロツクと、被乗数の下位
半ワードと乗数の上位半ワードとの積を取る第４
アレイブロツクと、上記第３アレイブロツクと第
４アレイブロツク間に配設され選択制御信号に基
づいて上記第４アレイブロツクに不活性値あるい
は被乗数を選択的に供給する第２の選択回路とか
ら構成される。
位ビツトに設けられる符号セルとから成り被乗数
の上位半ワードと乗数の下位半ワードとの積を取
る第１アレイブロツクと、この第１アレイブロツ
クの被乗数入力端に配設され選択制御信号に基づ
いで上記第１アレブロツクに不活性値あるいは被
乗数を選択的に供給する第１の選択回路と、上記
第１アレイブロツクの乗数入力端に配設される下
位デコーダと、基本セルと最上位ビツトに設けら
れる符号セルとから成り被乗数の上位半ワードと
乗数の上位半ワードとの積を取る第２アレイブロ
ツクと、この第２アレイブロツクの乗数入力端に
配設される上位デコーダと、基本セルと最上位ビ
ツトに設けられ分割制御信号に応じて符号セルあ
るいは基本セルとして機能する複合セルとから成
り被乗数の下位半ワードと乗数の下位半ワードと
の積を取る第３アレイブロツクと、被乗数の下位
半ワードと乗数の上位半ワードとの積を取る第４
アレイブロツクと、上記第３アレイブロツクと第
４アレイブロツク間に配設され選択制御信号に基
づいて上記第４アレイブロツクに不活性値あるい
は被乗数を選択的に供給する第２の選択回路とか
ら構成される。
（作 用）
この発明の配列乗算器では、上記第３アレイブ
ロツクの複合セルに分割制御信号を供給して符号
セルあるいは基本セルの機能を選択することによ
り、ブースのアルゴリズムを用いて半ワード毎の
乗算を２系統同時に実行可能なようにしている。
ロツクの複合セルに分割制御信号を供給して符号
セルあるいは基本セルの機能を選択することによ
り、ブースのアルゴリズムを用いて半ワード毎の
乗算を２系統同時に実行可能なようにしている。
（実施例）
以下、この発明の一実施例について図面を参照
して説明する。第１図は、この発明によるブース
のアルゴリズムを用いた２分割可能な配列乗算器
を示している。第１図において、１２1〜１２4は
2mビツト×2mビツトの配列乗算器を４分割した
アレイブロツクで、右上のアレイブロツク１２1
で被乗数Ｘの下位ビツトXLと乗数Ｙの下位ビツ
トYLとの乗算XL・YLを行ない、左下のアレイブ
ロツク１２2で被乗数Ｘの上位ビツトXHと乗数Ｙ
の上位ビツトYHとの乗算XH・YHを行なう。上記
XL・YLの上位ビツトが右下のアレイブロツク１
２3の上半分を通過してその演算結果がZ0，Z1と
して出力され、上記XH・YHの下位ビツトが右下
のアレイブロツク１２3の下半分を通過してその
演算結果がZ2，Z3としれ出力される。この際、
双方の演算結果が影響を及ぼし合つたり、未使用
の左上のアレイブロツク１２4の演算出力が他の
領域に流入したりしないようにするために、左上
と右下のアレイブロツク１２4，１２3に選択制御
信号によつて制御される選択回路１３から
被乗数Ｘに“０”を与える。従つて、左上のアレ
イブロツク１２4の演算結果は“０”となるので、
他のアレイブロツクに影響を与えることはない。
また、右下のアレイブロツク１２3の上下でそれ
ぞれ別の演算を行なつているので、上のアレイブ
ロツクのキヤリー出力が下のアレイブロツクに流
入しないようにするために、分離制御信号で
制御される分離回路１４を設けている。
して説明する。第１図は、この発明によるブース
のアルゴリズムを用いた２分割可能な配列乗算器
を示している。第１図において、１２1〜１２4は
2mビツト×2mビツトの配列乗算器を４分割した
アレイブロツクで、右上のアレイブロツク１２1
で被乗数Ｘの下位ビツトXLと乗数Ｙの下位ビツ
トYLとの乗算XL・YLを行ない、左下のアレイブ
ロツク１２2で被乗数Ｘの上位ビツトXHと乗数Ｙ
の上位ビツトYHとの乗算XH・YHを行なう。上記
XL・YLの上位ビツトが右下のアレイブロツク１
２3の上半分を通過してその演算結果がZ0，Z1と
して出力され、上記XH・YHの下位ビツトが右下
のアレイブロツク１２3の下半分を通過してその
演算結果がZ2，Z3としれ出力される。この際、
双方の演算結果が影響を及ぼし合つたり、未使用
の左上のアレイブロツク１２4の演算出力が他の
領域に流入したりしないようにするために、左上
と右下のアレイブロツク１２4，１２3に選択制御
信号によつて制御される選択回路１３から
被乗数Ｘに“０”を与える。従つて、左上のアレ
イブロツク１２4の演算結果は“０”となるので、
他のアレイブロツクに影響を与えることはない。
また、右下のアレイブロツク１２3の上下でそれ
ぞれ別の演算を行なつているので、上のアレイブ
ロツクのキヤリー出力が下のアレイブロツクに流
入しないようにするために、分離制御信号で
制御される分離回路１４を設けている。
さらに、右下のアレイブロツク１２3では、加
算結果とキヤリーの加算のみを行なえば良いの
で、選択制御信号によつて制御される選択
回路１５によつて被乗数Ｘに“０”を与える。
算結果とキヤリーの加算のみを行なえば良いの
で、選択制御信号によつて制御される選択
回路１５によつて被乗数Ｘに“０”を与える。
上記アレイブロツク１２4，１２2の最左端には
符号セル１６ａ，１６ｂ、上記アレイブロツク１
２1の最左端には分割時にも非分割時にも乗算が
行なえる基本セルと符号セルとの複合セル１７が
設けられ、他の領域は基本セルで構成されてい
る。なお、YDECLは乗数Ｙの下位デコーダ、
YDECHは乗数Ｙの上位デコーダである。
符号セル１６ａ，１６ｂ、上記アレイブロツク１
２1の最左端には分割時にも非分割時にも乗算が
行なえる基本セルと符号セルとの複合セル１７が
設けられ、他の領域は基本セルで構成されてい
る。なお、YDECLは乗数Ｙの下位デコーダ、
YDECHは乗数Ｙの上位デコーダである。
第２図ａ〜ｃは、上記各セルの構成例を示すも
ので、ａ図は上記基本セルを、ｂ図は上記符号セ
ルを、ｃ図は上記複合セルをそれぞれ示してい
る。
ので、ａ図は上記基本セルを、ｂ図は上記符号セ
ルを、ｃ図は上記複合セルをそれぞれ示してい
る。
ａ図におけるフルアダー１８には、前段からの
和信号SinおよびキヤリーCinが供給されるとと
もに、セレクタ１９の出力が供給される。このセ
レクタ１９は、アンドゲート２０〜２３と、これ
らアンドゲート２０〜２３の出力が供給されるオ
アゲート２４とから成り、上記アンドゲート２０
〜２３の入力端には、乗数Ｙ入力の３ビツトをデ
コードして生成してた信号Ｘ，，2X，2が選
択的に供給される。
和信号SinおよびキヤリーCinが供給されるとと
もに、セレクタ１９の出力が供給される。このセ
レクタ１９は、アンドゲート２０〜２３と、これ
らアンドゲート２０〜２３の出力が供給されるオ
アゲート２４とから成り、上記アンドゲート２０
〜２３の入力端には、乗数Ｙ入力の３ビツトをデ
コードして生成してた信号Ｘ，，2X，2が選
択的に供給される。
そして、各段でそれぞれXi，i，Xi-1，i-1を
被乗数入力Xinとして選択する。この際、どの信
号も活性でない時にはxinは“０”となる。
被乗数入力Xinとして選択する。この際、どの信
号も活性でない時にはxinは“０”となる。
そして、フルアダー１８から得られた和信号
SoutおよびキヤリーCoutを次段に供給する。
SoutおよびキヤリーCoutを次段に供給する。
ｂ図に示した符号セルにおいては、フルアダー
２５にはセレクタ２６の出力が供給される。この
セレクタ２６は、アンドゲート２７〜３０と、こ
れらアンドゲート２７〜３０の出力が供給される
オアゲート３１とから成る。上記アンドゲート２
８，３０に供給されるXoは、ＸのMSBで、Y3ビ
ツトをデコードして生成した信号Ｘ，，2X，
2Xによつてそれぞれo，Xo，o，Xoが選ばれ、
どの信号も活性でない時には上記基本セルと同様
にXinは“０”となる。この符号セルには他のセ
ルから和信号もキヤリーも入力されないので、
Sin＝０，Cin＝０である。そして、フルアダー
２５から得られた和信号Soutおよびキヤリー
Coutを次段に供給する。
２５にはセレクタ２６の出力が供給される。この
セレクタ２６は、アンドゲート２７〜３０と、こ
れらアンドゲート２７〜３０の出力が供給される
オアゲート３１とから成る。上記アンドゲート２
８，３０に供給されるXoは、ＸのMSBで、Y3ビ
ツトをデコードして生成した信号Ｘ，，2X，
2Xによつてそれぞれo，Xo，o，Xoが選ばれ、
どの信号も活性でない時には上記基本セルと同様
にXinは“０”となる。この符号セルには他のセ
ルから和信号もキヤリーも入力されないので、
Sin＝０，Cin＝０である。そして、フルアダー
２５から得られた和信号Soutおよびキヤリー
Coutを次段に供給する。
上記第１図に示した配列乗算器において、分割
モードで乗算を行なう場合にはアレイブロツク１
２1，１２2でそれぞれ上位ビツト，下位ビツトの
乗算が行われる。この時アレイブロツク１２2の
左側の列は符号セルであるので問題はないが、ア
レイブロツク１２1の左端の列が基本セルである
と符号処理が行なえないので、上記複合セル１７
を符号セルに切換える。
モードで乗算を行なう場合にはアレイブロツク１
２1，１２2でそれぞれ上位ビツト，下位ビツトの
乗算が行われる。この時アレイブロツク１２2の
左側の列は符号セルであるので問題はないが、ア
レイブロツク１２1の左端の列が基本セルである
と符号処理が行なえないので、上記複合セル１７
を符号セルに切換える。
ｃ図に示す複合セルは、上記ａ図に示した基本
セルと上記ｂ図に示した符号セルの両方の機能を
備えており、左側のセレクタ１９は通常の乗算の
時のＸセレクタ、右側のセレクタ２６は分割時の
Ｘセレクタである。ｃ図において、上記ａ図およ
びｂ図と同一構成部分には同じ符号を付してその
詳細な説明は省略する。上記セレクタ１９，２６
の出力は、アンドゲート３２，３３とオアゲート
３４とから成り、分割制御信号，DIVによつ
て制御される２入力セレクタ３５に供給される。
そして、分割時にはセレクタ２６が、非分割時に
はセレクタ１９がそれぞれ選択される。この選択
出力がフルアダー３６に供給される。このフルア
ダー３６の和信号入力端には、分割制御信号
および前段からの和信号Sinが供給されるアンド
ゲート３７の出力が供給される。また、キヤリー
入力端には、分割制御信号DIVおよび前段からの
キヤリーCinが供給されるアンドゲート３８の出
力が供給される。そして、フルアダー３６から得
られた和信号SoutおよびキヤリーCoutを次段に
供給するようにして成る。
セルと上記ｂ図に示した符号セルの両方の機能を
備えており、左側のセレクタ１９は通常の乗算の
時のＸセレクタ、右側のセレクタ２６は分割時の
Ｘセレクタである。ｃ図において、上記ａ図およ
びｂ図と同一構成部分には同じ符号を付してその
詳細な説明は省略する。上記セレクタ１９，２６
の出力は、アンドゲート３２，３３とオアゲート
３４とから成り、分割制御信号，DIVによつ
て制御される２入力セレクタ３５に供給される。
そして、分割時にはセレクタ２６が、非分割時に
はセレクタ１９がそれぞれ選択される。この選択
出力がフルアダー３６に供給される。このフルア
ダー３６の和信号入力端には、分割制御信号
および前段からの和信号Sinが供給されるアンド
ゲート３７の出力が供給される。また、キヤリー
入力端には、分割制御信号DIVおよび前段からの
キヤリーCinが供給されるアンドゲート３８の出
力が供給される。そして、フルアダー３６から得
られた和信号SoutおよびキヤリーCoutを次段に
供給するようにして成る。
このような構成によれば、ブースのアルゴリズ
ムを用いた分割可能な配列乗算器において、余分
な符号セルを設けることなく、分割，非分割の両
モードの乗算が可能となる。また、前記第３図の
回路に比して配線を少なくでき、且つ乗算セルの
配置が規則的なのでLSI化に適している。しかも
冗長な回路が少ないのでハード量を低減でき、パ
ターン面積を縮小できるとともに動作速度も向上
できる。
ムを用いた分割可能な配列乗算器において、余分
な符号セルを設けることなく、分割，非分割の両
モードの乗算が可能となる。また、前記第３図の
回路に比して配線を少なくでき、且つ乗算セルの
配置が規則的なのでLSI化に適している。しかも
冗長な回路が少ないのでハード量を低減でき、パ
ターン面積を縮小できるとともに動作速度も向上
できる。
［発明の効果］
以上説明したようにこの発明によれば、LSI化
に適し、規則的で配線も少なく、且つ高速演算が
可能な、ブースのアルゴリズムを用いた分割可能
な配列乗算器が得られる。
に適し、規則的で配線も少なく、且つ高速演算が
可能な、ブースのアルゴリズムを用いた分割可能
な配列乗算器が得られる。
第１図はこの発明の一実施例に係わる配列乗算
器を示すブロツク図、第２図は上記第１図におけ
る乗算セルの構成例を示す図、第３図ないし第５
図はそれぞれ従来の配列乗算器ついて説明するた
めの図である。 １２4……第１アレイブロツク、……選択
制御信号、１３……第１の選択回路、YDECL…
…乗数の下位デコーダ、１２2……第２アレイブ
ロツク、YDECH……乗数の上位デコーダ、
DIV，DIV……分割制御信号、１２1……第３ア
レイブロツク、１２3……第４アレイブロツク、
１５……第２の選択回路。
器を示すブロツク図、第２図は上記第１図におけ
る乗算セルの構成例を示す図、第３図ないし第５
図はそれぞれ従来の配列乗算器ついて説明するた
めの図である。 １２4……第１アレイブロツク、……選択
制御信号、１３……第１の選択回路、YDECL…
…乗数の下位デコーダ、１２2……第２アレイブ
ロツク、YDECH……乗数の上位デコーダ、
DIV，DIV……分割制御信号、１２1……第３ア
レイブロツク、１２3……第４アレイブロツク、
１５……第２の選択回路。
Claims (1)
- 【特許請求の範囲】 １ 乗算セルをアレイ状に配設し、乗算を並列的
に行なう配列乗算器において、基本セルと最上位
ビツトに設けられる符号セルとから成り被乗数の
上位半ワードと乗数の下位半ワードとの積を取る
第１アレイブロツクと、この第１アレイブロツク
被乗数入力端に配設され選択制御信号に基づいて
上記第１アレイブロツクに不活性値あるいは被乗
数を選択的に供給する第１の選択回路と、上記第
１アレイブロツクの乗数入力端に配設される下位
デコーダと、基本セルと最上位ビツトに設けられ
る符号セルとから成り被乗数の上位半ワードと乗
数の上位半ワードとの積を取る第２アレイブロツ
クと、この第２アレイブロツクの乗数入力端に配
設される上位デコーダと、基本セルと最上位ビツ
トに設けられ分割制御信号に応じて符号セルある
いは基本セルとして機能する複合セルとから成り
被乗数の下位半ワードと乗数の下位半ワードとの
積を取る第３アレイブロツクと、被乗数の下位半
ワードと乗数の上位半ワードとの積を取る第４ア
レイブロツクと、上記第３アレイブロツクと第４
アレイブロツク間に配設され選択制御信号に基づ
いて上記第４アレイブロツクに不活性値あるいは
被乗数を選択的に供給する第２の選択回路とを具
備し、 上記基本セルは、乗数入力の３ビツトをデコー
ドして生成した信号Ｘ，，２Ｘ，２が選択的
に供給され、各段でそれぞれXi，i，Xi-1，i-1
を被乗数入力として選択し、どの信号も活性でな
い時には被乗数入力を“０”とする第１のセレク
タと、前段からの和信号とキヤリーおよび上記第
１のセレクタにより選択された被乗数入力が供給
され、次段に和信号とキヤリーを供給する第１の
フルアダーとを含み、 上記符号セルは、被乗数の最上位ビツトの信号
Xoとその反転信号oおよび乗数入力の３ビツト
をデコードして生成した信号Ｘ，，２Ｘ，２
とが選択的に供給され、上記信号Ｘ，，２Ｘ，
２Ｘによつてo，Xo，o，Xoを選択し、どの信
号も活性でない時には被乗数入力を“０”とする
第２のセレクタと、和信号およびキヤリーとして
“０”が供給されると共に、上記第２のセレクタ
の選択が供給され、次段に和信号とキヤリーを供
給する第２のフルアダーとを含み、 上記複合セルは、乗数入力の３ビツトをデコー
ドして生成した信号Ｘ，，２Ｘ，２が選択的
に供給され、各段でそれぞれXi，i，Xi-1，i-1
を被乗数入力として選択し、どの信号も活性でな
い時には被乗数入力を“０”とするアレイ非分割
時用の第３のセレクタと、被乗数の最上位ビツト
の信号Xoとその反転信号oおよび乗数入力の３
ビツトをデコードして生成した信号Ｘ，，２
Ｘ，２とが選択的に供給され、上記信号Ｘ，
Ｘ，２Ｘ，２によつてo，Xo，o，Xoを選択
し、どの信号も活性でない時には被乗数入力を
“０”とするアレイ分割時用の第４のセレクタと、
上記第３，第４のセレクタによる選択出力が供給
され、上記分割制御信号の制御により、アレイ非
分割時に上記第３のセレクタの選択出力を選択
し、アレイ分割時に上記第４のセレクタによる選
択出力を選択する第５のセレクタと、この第５の
セレクタによる選択出力が被乗数入力として供給
され、和信号入力端に上記分割制御信号と前段か
らの和信号との論理積出力が供給され、キヤリー
入力端に上記分割制御信号の反転信号と前段から
のキヤリーとの論理積出力が供給され、次段に和
信号とキヤリーを出力する第３のフルアダーとを
含み、 ブースのアルゴリズムを用いて半ワード毎の乗
算を２系統同時に実行可能な如く構成したことを
特徴とする配列乗算器。 ２ 前記第４アレイブロツクは、前記分割制御信
号に基づいて、キヤリー入力を取るか不活性値を
取るかを選択するための分割回路を備えることを
特徴とする特許請求の範囲第１項記載の配列乗算
器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61072947A JPS62229440A (ja) | 1986-03-31 | 1986-03-31 | 配列乗算器 |
| US07/025,201 US4825401A (en) | 1986-03-31 | 1987-03-12 | Functional dividable multiplier array circuit for multiplication of full words or simultaneous multiplication of two half words |
| DE8787104236T DE3774911D1 (de) | 1986-03-31 | 1987-03-23 | Matrix-strukturierte multiplizierschaltung. |
| EP87104236A EP0239899B1 (en) | 1986-03-31 | 1987-03-23 | Multiplier array circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61072947A JPS62229440A (ja) | 1986-03-31 | 1986-03-31 | 配列乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62229440A JPS62229440A (ja) | 1987-10-08 |
| JPH0431413B2 true JPH0431413B2 (ja) | 1992-05-26 |
Family
ID=13504083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61072947A Granted JPS62229440A (ja) | 1986-03-31 | 1986-03-31 | 配列乗算器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4825401A (ja) |
| EP (1) | EP0239899B1 (ja) |
| JP (1) | JPS62229440A (ja) |
| DE (1) | DE3774911D1 (ja) |
Families Citing this family (54)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920003908B1 (ko) * | 1987-11-19 | 1992-05-18 | 미쓰비시뎅끼 가부시끼가이샤 | 승산기(乘算器) |
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| US6643765B1 (en) | 1995-08-16 | 2003-11-04 | Microunity Systems Engineering, Inc. | Programmable processor with group floating point operations |
| US5751622A (en) * | 1995-10-10 | 1998-05-12 | Chromatic Research, Inc. | Structure and method for signed multiplication using large multiplier having two embedded signed multipliers |
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- 1987-03-12 US US07/025,201 patent/US4825401A/en not_active Expired - Lifetime
- 1987-03-23 DE DE8787104236T patent/DE3774911D1/de not_active Expired - Lifetime
- 1987-03-23 EP EP87104236A patent/EP0239899B1/en not_active Expired
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| EP0239899A1 (en) | 1987-10-07 |
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