JPS59149540A - 分割型乗算器 - Google Patents
分割型乗算器Info
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- JPS59149540A JPS59149540A JP2214683A JP2214683A JPS59149540A JP S59149540 A JPS59149540 A JP S59149540A JP 2214683 A JP2214683 A JP 2214683A JP 2214683 A JP2214683 A JP 2214683A JP S59149540 A JPS59149540 A JP S59149540A
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- multiplier
- bit
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
- G06F7/5324—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel partitioned, i.e. using repetitively a smaller parallel parallel multiplier or using an array of such smaller multipliers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、１チツプ上で２つの入力データの積をとり、
これを出力する並列乗算器に関するものである。
これを出力する並列乗算器に関するものである。
一般にｎビットの数同志の乗算は次のように行なわれる
。
。
（以下余白）
−１
１＝０
とするとその積Ｐは次式で表わされる。
これを例えば乗算ビット幅ｎ ＝ ４の場合について行
なうと次のようになる。
なうと次のようになる。
（以下余白）
上述の乗算を行なうべく、全加算器をアレイ状に並べた
ものが並列乗算器である。通常この単位で集積回路に・
母ターン化すると乗算器ＬＳＩとして高速の演算を行な
うことができる。ＬＳＩ技術の進歩により、乗算ビット
幅ｎは、８，１６．・・・と増加の傾向にあυ、３２ビ
ツト×３２ビツトの入力で６４ビツトの出力を得る乗算
器ＬＳＩも出現しようとしているが、入力データの有効
精度の低い場合には、１６ビツト以下の処理系での処理
で十分な場合もあり、かかる場合、例えば、３２ビツト
の処理系であっても、何らかの信号を外部から入力する
ことにより並列乗算器内部を眠気的に分割して１６ビツ
トの処理系が２系統、それぞれ独立して動作するように
すればノ・−ドウエア面での使用効率からいっても大変
有効な手段となる。乗算器ＬＳＩはすでに製品化されて
いるが、分割型乗算器、すなわち外部からの制御入力信
号により、並列乗算器内部を電気的に複数の並列乗算に
分割し、分割された乗算器は、それぞれが独立動作可能
である並列乗算器は、現在まだ出現に至っていない。
ものが並列乗算器である。通常この単位で集積回路に・
母ターン化すると乗算器ＬＳＩとして高速の演算を行な
うことができる。ＬＳＩ技術の進歩により、乗算ビット
幅ｎは、８，１６．・・・と増加の傾向にあυ、３２ビ
ツト×３２ビツトの入力で６４ビツトの出力を得る乗算
器ＬＳＩも出現しようとしているが、入力データの有効
精度の低い場合には、１６ビツト以下の処理系での処理
で十分な場合もあり、かかる場合、例えば、３２ビツト
の処理系であっても、何らかの信号を外部から入力する
ことにより並列乗算器内部を眠気的に分割して１６ビツ
トの処理系が２系統、それぞれ独立して動作するように
すればノ・−ドウエア面での使用効率からいっても大変
有効な手段となる。乗算器ＬＳＩはすでに製品化されて
いるが、分割型乗算器、すなわち外部からの制御入力信
号により、並列乗算器内部を電気的に複数の並列乗算に
分割し、分割された乗算器は、それぞれが独立動作可能
である並列乗算器は、現在まだ出現に至っていない。
第１図は、籠列乗算器ＬＳＩの一例である。第１図に示
す並列乗算器ＬＳＩは、第２図に示す演算を行なうこと
ができる。すなわち、ｎビットの数Ｘ。
す並列乗算器ＬＳＩは、第２図に示す演算を行なうこと
ができる。すなわち、ｎビットの数Ｘ。
ｙ６それぞれ入力することによシ上位’ｔＰｈ、下位′
ｆｔＰｔとする出力Ｐが２ｎビツトで出力される。これ
を機能的に示したのが第３図である。第３図における入
力Ｘ、Ｙの上位、下位全それぞれＸｈ＋ Ｘｌ ＋ｙｈ
、ｙｔとすると出力Ｐは、第６図に示すようにｘｈ＋
Ｘｔｒ Ｖｈ＋ Ｖｔのそれぞれの積の和であることが
わかる。そこで、ｎビットのＸ入力、Ｙ入力をそれぞれ
上位、下位に分割し、出力Ｐにも２系統の積が分割され
独立して出力させる方法、すなわち第４図に示すように
、ｎビット×ｎビットの乗算器においてｎ ／２ピッ）
Ｘ ｎ／２ビツトの乗算を行なう方法が考えられるが
、この場合、第６図における［Ｘ ｈ ｘ ｒｔ ］と
〔ＸｔｘＹｈ〕カ余分ニ加算サレるために正すい答を得
ることができない。そこで第５図に示すように、Ｘ入力
、Ｙ入力のｎビットの下位の部分、すなわち、第４図に
おけるＸｔ。
ｆｔＰｔとする出力Ｐが２ｎビツトで出力される。これ
を機能的に示したのが第３図である。第３図における入
力Ｘ、Ｙの上位、下位全それぞれＸｈ＋ Ｘｌ ＋ｙｈ
、ｙｔとすると出力Ｐは、第６図に示すようにｘｈ＋
Ｘｔｒ Ｖｈ＋ Ｖｔのそれぞれの積の和であることが
わかる。そこで、ｎビットのＸ入力、Ｙ入力をそれぞれ
上位、下位に分割し、出力Ｐにも２系統の積が分割され
独立して出力させる方法、すなわち第４図に示すように
、ｎビット×ｎビットの乗算器においてｎ ／２ピッ）
Ｘ ｎ／２ビツトの乗算を行なう方法が考えられるが
、この場合、第６図における［Ｘ ｈ ｘ ｒｔ ］と
〔ＸｔｘＹｈ〕カ余分ニ加算サレるために正すい答を得
ることができない。そこで第５図に示すように、Ｘ入力
、Ｙ入力のｎビットの下位の部分、すなわち、第４図に
おけるＸｔ。
ｙｔの部分を共に「０」として乗算すれば正しい答が得
られｎビット×ｎビットの乗算器におけるｎ／２ピツ）
Ｘ ｎ／２ビツトの乗算器としての動作は可能である
が、第７図に示すように、４つに分けられる部分積のう
ちの１つしか使用していないことになり、無駄が多く・
・−ドウエア面での使用効率が悪い。
られｎビット×ｎビットの乗算器におけるｎ／２ピツ）
Ｘ ｎ／２ビツトの乗算器としての動作は可能である
が、第７図に示すように、４つに分けられる部分積のう
ちの１つしか使用していないことになり、無駄が多く・
・−ドウエア面での使用効率が悪い。
本発明は上記事情に鑑みてなされたもので、ＬＳＩ技術
の進歩による乗算ビット幅の増加に伴い、並列乗算器に
おける・・−ドウエア面での使用効率の向上、すなわち
、入力データの有効精度に応じて処理精度を外部から変
化し得る分割型乗算器を提供することを目的とするもの
である。
の進歩による乗算ビット幅の増加に伴い、並列乗算器に
おける・・−ドウエア面での使用効率の向上、すなわち
、入力データの有効精度に応じて処理精度を外部から変
化し得る分割型乗算器を提供することを目的とするもの
である。
本発明の概要は上記目的を達成するために複数ビットの
数Ｘと複数ビットの数Ｘとを入力してその積全出力する
ような複数個の加算器を有する並列乗算器において前記
複数の加算器ｆ ｆｉｌ気的に複数ブロックに分割し、
制御入力信号により各ブロックを互に独立動作可能に構
成したことを特徴とするものである。
数Ｘと複数ビットの数Ｘとを入力してその積全出力する
ような複数個の加算器を有する並列乗算器において前記
複数の加算器ｆ ｆｉｌ気的に複数ブロックに分割し、
制御入力信号により各ブロックを互に独立動作可能に構
成したことを特徴とするものである。
以下、実施例にもとすいて本発明の詳細な説明する。
第８図は、本発明による分割型乗算器の基本的構成図で
ある。分割型乗算器１は、Ｘ入力端子２゜Ｙ入力端子３
と、Ｐｈ出力端子４ 、 Ｐｔ出力端子５及び制御入力
端子６を有しておシ、この制御入力端子６を高レベルに
した時は、第３図に示したような通常のｎビット×ｎビ
ットの乗算器として動作し、逆に制御入力端子６を低レ
ベルにした時は、ｎ／２ビツト×ｎ／２・ビットの乗算
器２個がそれぞれ独立して動作する。
ある。分割型乗算器１は、Ｘ入力端子２゜Ｙ入力端子３
と、Ｐｈ出力端子４ 、 Ｐｔ出力端子５及び制御入力
端子６を有しておシ、この制御入力端子６を高レベルに
した時は、第３図に示したような通常のｎビット×ｎビ
ットの乗算器として動作し、逆に制御入力端子６を低レ
ベルにした時は、ｎ／２ビツト×ｎ／２・ビットの乗算
器２個がそれぞれ独立して動作する。
第９図は乗算ビット幅を８ビツトとした場合の分割型乗
算器の一実施例である。
算器の一実施例である。
第９図に示す分割型乗算器は、第１０図に示す加算器を
アレイ状に並べた並列乗算器と、分割手段を構成するｒ
−ト１１−１〜１１−４．ケ９−ト１２−１〜１２−４
、及びセレクタ１３−１〜１３−４．１４−１〜１４−
４とで構成される。
アレイ状に並べた並列乗算器と、分割手段を構成するｒ
−ト１１−１〜１１−４．ケ９−ト１２−１〜１２−４
、及びセレクタ１３−１〜１３−４．１４−１〜１４−
４とで構成される。
アレイ状に並べられた加算器群は、大きく４つのパンク
（７〜１０）に分かれ、ノ々ンク７では〔ＸｔｘＹｔ〕
、パンク８では〔ＸｈｘＹｔ〕、ノクンク９では〔Ｘｔ
ｘＹｈ〕パンク１０では［Ｘ、 Ｘ Ｙｈ：］（７）そ
れぞれ部分積を生成しておυ、内部計算方式は第６図に
対応する。
（７〜１０）に分かれ、ノ々ンク７では〔ＸｔｘＹｔ〕
、パンク８では〔ＸｈｘＹｔ〕、ノクンク９では〔Ｘｔ
ｘＹｈ〕パンク１０では［Ｘ、 Ｘ Ｙｈ：］（７）そ
れぞれ部分積を生成しておυ、内部計算方式は第６図に
対応する。
次に以上のように構成された分割型乗算器の動作につい
て説明する。
て説明する。
制御入力端子６を高レベルにした時に、Ｘ入力であるＸ
ｏ−Ｘ７とＹ入力であるＹ。−Ｙ７にそれぞれ８ビツト
の入力信号が入力されると、・ぐンク７〜１０において
それぞれ生成された部分・積〔Ｘｔ×Ｙｔ」、〔Ｘｈｘ
Ｙｔ〕、〔ＸｔｘＹ、〕、〔Ｘｈ×Ｙｈ〕はその！！ま
加算され、出力Ｐ （Ｐｏ−Ｐ＋ｓ ）には、１６ビツ
トで演算結果が出力される。すなわち８ビツト×８ビツ
トの入力で１６ビツトの出力を得る通常の並列乗算器と
しての動作をする。
ｏ−Ｘ７とＹ入力であるＹ。−Ｙ７にそれぞれ８ビツト
の入力信号が入力されると、・ぐンク７〜１０において
それぞれ生成された部分・積〔Ｘｔ×Ｙｔ」、〔Ｘｈｘ
Ｙｔ〕、〔ＸｔｘＹ、〕、〔Ｘｈ×Ｙｈ〕はその！！ま
加算され、出力Ｐ （Ｐｏ−Ｐ＋ｓ ）には、１６ビツ
トで演算結果が出力される。すなわち８ビツト×８ビツ
トの入力で１６ビツトの出力を得る通常の並列乗算器と
しての動作をする。
次に、制御入力端子６を低レベルにした時は、ダート１
１−１〜１１−４の出力が「０」となるため、パンク８
の出力は「０」となり、また、制御入力端子６を低レベ
ルにしたことにより、ケ゛−）１２−１〜１２−４の出
力も同時に「０」となるため、パンク７の出力はパンク
９へ伝達されない。したがって第５図における部分積〔
ＸｔｘＹ、〕。
１−１〜１１−４の出力が「０」となるため、パンク８
の出力は「０」となり、また、制御入力端子６を低レベ
ルにしたことにより、ケ゛−）１２−１〜１２−４の出
力も同時に「０」となるため、パンク７の出力はパンク
９へ伝達されない。したがって第５図における部分積〔
ＸｔｘＹ、〕。
〔ＸｈｘＹｔ′３は、いずれも「０」となり、そのまま
加算しても出力には〔ＸｔｘＹｔ〕と、〔Ｘｈ×Ｙ、〕
とがそれぞれ独立して出力される。すなわちＸｔ大入力
あるＸ。−ｘ３とＹｔ大入力あるＹｏ−Ｙ３に、それぞ
れ４ビツトの入力信号が入力されると、パンク７によっ
て演算され、その結果は、Ｐｏ〜Ｐ３及びセレクタ１４
−１〜１４−４により選択されるパンク７からの出力信
号であるＰ８〜ｐＨへ８ビツトで出力され、同様にＸ入
力であるＸ４〜ｘ７とＹ入力であるＹ４〜Ｙ７に、それ
ぞれ４ビツトの入力信号が入力されると、ノクンク１０
で演算され、その結果は、セレクタ１３−１〜１３−４
により選択されるパンクｌＯからの出力信号であるＰ４
〜Ｐ丁及びＰＬ２〜Ｐ１５によって４ビツトで出力され
るため、４ビツト×４ビツトの入力で８ビツトヲ出力す
る並列乗薯器が２系統、それぞれ独立して動作する。
加算しても出力には〔ＸｔｘＹｔ〕と、〔Ｘｈ×Ｙ、〕
とがそれぞれ独立して出力される。すなわちＸｔ大入力
あるＸ。−ｘ３とＹｔ大入力あるＹｏ−Ｙ３に、それぞ
れ４ビツトの入力信号が入力されると、パンク７によっ
て演算され、その結果は、Ｐｏ〜Ｐ３及びセレクタ１４
−１〜１４−４により選択されるパンク７からの出力信
号であるＰ８〜ｐＨへ８ビツトで出力され、同様にＸ入
力であるＸ４〜ｘ７とＹ入力であるＹ４〜Ｙ７に、それ
ぞれ４ビツトの入力信号が入力されると、ノクンク１０
で演算され、その結果は、セレクタ１３−１〜１３−４
により選択されるパンクｌＯからの出力信号であるＰ４
〜Ｐ丁及びＰＬ２〜Ｐ１５によって４ビツトで出力され
るため、４ビツト×４ビツトの入力で８ビツトヲ出力す
る並列乗薯器が２系統、それぞれ独立して動作する。
以上のように１個の分割型乗算器でありながら制御入力
信号に応じて、通常のｎピッ）Ｘｎピットで２ｎビツト
の出力を得る並列乗算器として、ｉ ７’Ｃｎ／２ビツ
ト×ｎ／２ビツトでｎビットの出力を得る２系統の並列
乗算器としても動作させることが可能なため、ハードウ
ェア面での使用効率が従来の２倍になる。
信号に応じて、通常のｎピッ）Ｘｎピットで２ｎビツト
の出力を得る並列乗算器として、ｉ ７’Ｃｎ／２ビツ
ト×ｎ／２ビツトでｎビットの出力を得る２系統の並列
乗算器としても動作させることが可能なため、ハードウ
ェア面での使用効率が従来の２倍になる。
第９図に示したものは一実施例であり、制御入力端子６
は１本に限られるものではなく例えば、制御入力端子６
を複数本にして、ｎ／２ビツト。
は１本に限られるものではなく例えば、制御入力端子６
を複数本にして、ｎ／２ビツト。
ｎ／４ピツ） 、 ｎ／８♂ツトのそれぞれの乗算が行
なえるようにしても良い。また、分割型乗算器の内部構
造も前記実施例に限定されるものではない。
なえるようにしても良い。また、分割型乗算器の内部構
造も前記実施例に限定されるものではない。
更に、本発明の詳細な説明では正の数と正の数との積、
すなわち符号なし乗算の場合を述べたが、符号つきの数
同志の乗算についても同様の考え方が応用できる。
すなわち符号なし乗算の場合を述べたが、符号つきの数
同志の乗算についても同様の考え方が応用できる。
以上述べ九如く、本発明によれば入力データの有効精度
に応じて、処理精度を変化させ得ると共に、有効精度の
低い入力データに対しては、電気的に分割し、互に独立
動作可能な複数の並列乗算器としてこれに対応するとい
うような分割型乗算器全実現することができ、ハードウ
ェア使用効率の向上を図ることができる。
に応じて、処理精度を変化させ得ると共に、有効精度の
低い入力データに対しては、電気的に分割し、互に独立
動作可能な複数の並列乗算器としてこれに対応するとい
うような分割型乗算器全実現することができ、ハードウ
ェア使用効率の向上を図ることができる。
第１図は並列乗算器ＬＳＩの構成図、第２図は第１図で
示す並列乗算器ＬＳＩの演算説明図、第３図は一般的ｎ
ピッ）Ｘｎビットの並列乗算器の機能説明図、第４図は
分割型乗算器に求められる機能説明図、第５図は一般的
ｎビットＸｎビット並列乗算器によるｎ／２ビツト×ｎ
／２ビツト乗算の実施例の説明図、第６図は第４図にお
ける分割型乗算器の演算説明図、第７図は第５図におけ
る分割型乗算器の演算説明図、第８図は本発明による分
割型乗算器のブロック図、第９図は本発明による分割型
乗算器の一実施例ブロック図、第１０図は第９図に示す
分割型乗算器′ｆ！：構成する加算器の等価回路図であ
る。 ｌ・・・分割型乗算器、２・・・Ｘ入力端子、３・・・
Ｙ入力端子、４・・・出力端子（上位）、５・・・出力
端子（下位）、６・・・制御入力端子、１１−１〜１１
−４・・・ダート、１２’−１〜１２−４川ダート、１
３−１〜１３−４・・・セレクタ、１４−１〜１４−４
・・・セレクタ。 代理人 弁理士 則 近 憲 佑（はが１名）第 １
図 ｎ〔・−ｌト 第 ６ 図 Ｐ Ｐ ｘｈｘＹｈ ｏ 。
示す並列乗算器ＬＳＩの演算説明図、第３図は一般的ｎ
ピッ）Ｘｎビットの並列乗算器の機能説明図、第４図は
分割型乗算器に求められる機能説明図、第５図は一般的
ｎビットＸｎビット並列乗算器によるｎ／２ビツト×ｎ
／２ビツト乗算の実施例の説明図、第６図は第４図にお
ける分割型乗算器の演算説明図、第７図は第５図におけ
る分割型乗算器の演算説明図、第８図は本発明による分
割型乗算器のブロック図、第９図は本発明による分割型
乗算器の一実施例ブロック図、第１０図は第９図に示す
分割型乗算器′ｆ！：構成する加算器の等価回路図であ
る。 ｌ・・・分割型乗算器、２・・・Ｘ入力端子、３・・・
Ｙ入力端子、４・・・出力端子（上位）、５・・・出力
端子（下位）、６・・・制御入力端子、１１−１〜１１
−４・・・ダート、１２’−１〜１２−４川ダート、１
３−１〜１３−４・・・セレクタ、１４−１〜１４−４
・・・セレクタ。 代理人 弁理士 則 近 憲 佑（はが１名）第 １
図 ｎ〔・−ｌト 第 ６ 図 Ｐ Ｐ ｘｈｘＹｈ ｏ 。
Claims (1)
- 複数ビットの数Ｘと複数ビットの数Ｙと全入力してその
積を出力するような複数個の加算器を有する並列乗算器
において前記複数の加算器を電気的に複数ブロックに分
割し、制御入力信号により各ブロックを互に独立動作可
能に構成したこと全特徴とする分割型乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2214683A JPS59149540A (ja) | 1983-02-15 | 1983-02-15 | 分割型乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2214683A JPS59149540A (ja) | 1983-02-15 | 1983-02-15 | 分割型乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59149540A true JPS59149540A (ja) | 1984-08-27 |
| JPH044612B2 JPH044612B2 (ja) | 1992-01-28 |
Family
ID=12074720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2214683A Granted JPS59149540A (ja) | 1983-02-15 | 1983-02-15 | 分割型乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59149540A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4825401A (en) * | 1986-03-31 | 1989-04-25 | Kabushiki Kaisha Toshiba | Functional dividable multiplier array circuit for multiplication of full words or simultaneous multiplication of two half words |
| US6704762B1 (en) | 1998-08-28 | 2004-03-09 | Nec Corporation | Multiplier and arithmetic unit for calculating sum of product |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54134943A (en) * | 1978-04-03 | 1979-10-19 | Motorola Inc | Opennended 4x8 array multiplier circuit |
-
1983
- 1983-02-15 JP JP2214683A patent/JPS59149540A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54134943A (en) * | 1978-04-03 | 1979-10-19 | Motorola Inc | Opennended 4x8 array multiplier circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4825401A (en) * | 1986-03-31 | 1989-04-25 | Kabushiki Kaisha Toshiba | Functional dividable multiplier array circuit for multiplication of full words or simultaneous multiplication of two half words |
| US6704762B1 (en) | 1998-08-28 | 2004-03-09 | Nec Corporation | Multiplier and arithmetic unit for calculating sum of product |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH044612B2 (ja) | 1992-01-28 |
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