JPH0550771B2

JPH0550771B2 -

Info

Publication number: JPH0550771B2
Application number: JP60207817A
Authority: JP
Inventors: Noryuki Ikumi
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1985-09-20
Filing date: 1985-09-20
Publication date: 1993-07-29
Also published as: JPS6267637A

Description

【発明の詳細な説明】〔発明の技術分野〕本発明はブース（Booth）アルゴリズムを用い
た２分割可能な配列乗算器に係り、特に２系統の
乗算を同時に行なうことによつて演算効率を高め
るために使用される配列乗算器に関する。

〔発明の技術的背景とその問題点〕

従来、２分割可能な乗算器として例えば第５図
のブロツク図に示すような構成のものが使用され
ていた。同図において、乗算器Ｍ０〜Ｍ３はそれ
ぞれのｍビツト×ｍビツトの乗算機能を有する。
これらの乗算器Ｍ０〜Ｍ３にはそれぞれ被乗数
X_H，X_L（X_H：上位ビツト、X_L：下位ビツト）お
よび乗数Y_H，Y_L（Y_H：上位ビツト、Y_L：下位ビ
ツト）が選択的に供給される。すなわち、乗算器
Ｍ０には被乗数X_L、乗数Y_Lが供給され、下位ビ
ツトＬ側の演算（乗算）出力信号Ｚ０として出力
されるとともに、上位ビツトＨ側の出力が加算器
Ａ０に供給される。

一方、乗算器Ｍ１には被乗数X_H、乗数Y_Lが供
給され、下位ビツトＬ側の演算出力がセレクタＳ
０を介して加算器Ａ０に供給される。この加算器
Ａ０による加算出力は加算器Ａ１に供給され、キ
ヤリイCaが加算器Ａ２に供給される。乗算器Ｍ
１の上位ビツトＨ側の演算出力はセレクタＳ１を
介して加算器Ａ２に供給される。

さらに、乗算器Ｍ２には被乗数X_L、乗数Y_Hが
供給され、下位ビツトＬ側の演算出力はセレクタ
Ｓ２を介して加算器Ａ１に供給される。この加算
器Ａ１による加算出力は出力信号Ｚ１として出力
され、キヤリイCaが加算器Ａ３に供給される。
一方、乗算器Ｍ２の上位ビツトＨ側の演算出力
は、セレクタＳ１を介して加算器Ａ２に供給され
る。この加算器Ａ２の加算出力は加算器Ａ３に供
給され、キヤリイCaが加算器Ａ４に供給される。

また、乗算器Ｍ３には被乗数X_H、乗数Y_Hが供
給され、下位ビツトＬ側の演算出力は加算器Ａ３
に供給される。この加算器Ａ３による加算出力は
出力信号Ｚ２として出力され、キヤリイCaが加
算器Ａ５に供給される。一方、乗算器Ｍ３の上位
ビツトＨ側の演算出力は加算器Ａ４に供給され
る。この加算器Ａ４には加算数として“０”が供
給されており、乗算器Ｍ３の出力と加算器Ａ２の
キヤリイCaとに基づく出力が加算器Ａ５に供給
される。また、加算器Ａ５には加算数として
“０”が供給されており、加算器Ａ４の加算出力
と加算器Ａ３のキヤリイCaとに基づく出力が出
力信号Ｚ３として出力されるようになつている。

かかる構成において、2mビツト×2mビツトの
乗算を行なう場合には、セレクタＳ０によつて乗
算器Ｍ１の下位ビツトＬ側の出力を選択し、セレ
クタＳ１によつて乗算器Ｍ１の上位ビツトＨ側の
出力を選択するとともに、乗算器Ｍ２の上位ビツ
トＨ側の出力を選択する。また、セレクタＳ２に
よつて乗算器Ｍ２の下位ビツトＬ側の出力を選択
する。こうすることにより2mビツト×2mビツト
の乗算を行なうことができる。

一方、ｍビツト×ｍビツトの２系統の乗算を行
なう場合には、セレクタＳ０，Ｓ１およびＳ２に
よつて乗算器Ｍ１，Ｍ２の出力を“０”に設定
し、この“０”を加算数として加算器Ａ０，Ａ１
およびＡ２に供給する。こうすることにより、Ｚ
１とＺ０には「X_L・X_L」が、Ｚ３とＺ２には
「X_H・X_H」がそれぞれ得られる。

上述したような乗算器を構成する場合、以下に
記すような種々の問題を生ずる。

まず第一に、配線数が多い。特に、オペランド
Ｘ，Ｙを入力するところ、および乗算器Ｍ０〜Ｍ
３の結果を次段のセレクタＳ０〜Ｓ２、加算器Ａ
０〜Ａ３に入力するところの配線が多くなる。こ
の傾向はビツト長が大きくなるに従い顕著とな
る。

第２に、冗長な回路が多い。例えば各乗算器Ｍ
０〜Ｍ３には最終和の加算器が内蔵されており、
加算器Ａ０〜Ａ５の機能と重複している。また、
セレクタＳ０〜Ｓ２も2mビツト×2mビツトの演
算時には不要である。

第３に、上記第１，第２の理由によりLSI化
（大規模集積化）した場合にパターン面積が大き
くなる。

第４に、動作速度が遅い。これは上述したよう
に配線が多い（長い）ことにより、配線容量など
による遅延が増大するためである。

上述のような問題点に対して、LSI化（大規模
集積化）に適した配列乗算器を用いて分割可能な
ものを構成することができる。このようなものと
して、例えば第６図に示すものが提案されてい
る。すなわち、第６図のブロツク図に示すよう
に、乗算アレーを４分割し、第１のアレーブロツ
ク１２１でX_H，Y_H、第４のアレーブロツク１２
４でX_L，Y_Lの乗算を行なう。このとき第２のア
レーブロツ１２２のＸ入力には選択制御信号
BDIVによつて制御される第１選択回路１３を介
して“０”を与え、ここでは乗算を行なわない。
また、第３のアレーブロツク１２３のＸ入力にも
選択制御信号BDIVによつて制御される第２選択
回路１５を介して“０”を与え、この部分を第１
のアレーブロツク１２１と第４のアレーブロツク
１２４の結果が素通りして、分離制御信号DIVに
よつて制御される分離回路１４により最終的に
X_L，X_LがＺ１，Ｚ０に、X_H，Y_HがＺ３，Ｚ２に
出力される。

乗算器の高速化の鍵は部分積の減少であるが、
その一つがブースアルゴリズムである。しかしブ
ースアルゴリズムを用いた配列乗算器で分割可能
なものを構成する場合、次のような問題点が生じ
る。すなわち、ブースアルゴリズムは相隣り合う
乗数３ビツトをデコードし、被乗数ＸをＸ，−Ｘ，
2X，−2X，“０”の５通りに変化させて各セルに
与える。このうち、負数−Ｘ，−2Xは２の補数表
示にするために否定Ｘ，2Xを作り、LSBに“１”
を加える。

このような操作を行なう乗算器として、第７図
のブロツク図に示すような構成のものが提案され
ている。第７図において、各段での−Ｘ，−2Xを
選択する際に用いる制御信号が成り立つていると
きにハーフ・アダーHAに“１”を加える。そし
て最終和加算器１２５に入力するときは２入力に
絞り込む。これは、配列乗算器の規制性をくずす
ことなく分割可能なブース乗算器を構成できると
いう利点を有する反面、余分なハードウエアが増
えるという問題がある。

〔発明の目的〕

本発明は上記の問題点を解消するためになされ
たもので、ハードウエアの低減と遅延時間の減少
を可能とし、結果としてLSI化に適し、規則的で
配線が少なく、高速演算が可能なブースアルゴリ
ズムを用いた分割可能な配列乗算器を提供するこ
とを目的とする。

〔発明の概要〕

上記目的を達成するため本発明は、１系統の
2mビツトの被乗数と2mビツトの乗数との非分割
乗算と、２系統のｍビツトの被乗数とｍビツトの
乗数との分割乗算とが選択的に行えるようにした
ものであつて、ブースアルゴリズムに従つて乗算
を行うための演算セルのアレイを有する配列乗算
器において、前記アレイは、前記非分割乗算を行うために、
前記ブースアルゴリズムに従つて前記2mビツト
乗数に関するｍ段のデコード出力の各々に対応す
る部分積を演算するｍ段の演算セル行を含み、こ
れら演算セル行を構成する演算セルの各々は全加
算器を有し、各段の演算セル行は前段の演算セル
行での全加算による和信号を受けて自段の部分積
と全加算して、自段での全加算による和信号を次
段の演算セル行に渡すようになつており、前記アレイは４つのアレイブロツクに区分さ
れ、前記ｍ段の演算セル行のうち、上位ｍ／２段
の演算セル行が第１及び第３アレイブロツクに含
まれ、下位ｍ／２段の演算セル行が第２及び第４
アレイブロツクに含まれ、前記非分割乗算においては、前記2mビツト被
乗数の上記ｍビツトが前記第１及び第２アレイブ
ロツクに供給され、下位ｍビツトが前記第３及び
第４アレイブロツクに供給されるようになつてお
り、前記分割乗算においては、第１系統の乗数に関
するｍ／２段のデコード出力が、前記上位ｍ／２
段の演算セル行に供給され、第２系統の乗数に関
するｍ／２段のデコード出力が前記下位ｍ／２段
の演算セル行に供給され、かつ、第１系統の被乗
数が前記第１アレイブロツクに供給され、第２系
統の被乗数が前記第４のアレイブロツクに供給さ
れ、第１アレイブロツクで発生した和信号の下位
側半分および第４アレイブロツクで発生した和信
号の上位側半分が第３アレイブロツクを通過する
ようになつており、さらに、前記分割乗算において前記第１アレー
ブロツクで発生した和信号の前記下位側半分の各
ビツトを受ける前記第３アレイブロツク内の各演
算セルは、前記上位ｍ／２段の演算セル行の各々
に対応する前記デコード出力が負数を示している
ときにのみ１を発生する論理素子と、この論理素
子の出力と、自演算セルが発生する部分積のビツ
トとのいずれか一方を選択して自演算セルの前記
全加算器に与えるセレクタとを有し、このセレク
タは分割乗算のときには前記論理素子の出力を選
択し、非分割乗算のときは自演算セルが発生する
前記ビツトを選択するようになつていることを特
徴とする配列乗算器を提供するものである。

〔発明の実施例〕

実施例の説明に入る前に、ブースアルゴリズム
を簡単に説明する。ｎビツトの被乗数Ｘとｎビツ
トの乗数Ｔとの積Ｚ＝Ｘ×Ｙは、次の式に展開で
きる。

Ｚ＝X^* _o/2-1 〓^j=0 （y_2j＋y_2j-1＋2^*y_2j+2）＊2^2j ここに、y_iは乗数Ｙのｉ番目のビツトである。
この式から、乗数Ｙの隣接する３ビツトを同時に
見ることにより被乗数Ｘに掛け合わされて発生す
る部分積の個数が乗数Ｙのビツト数ｎの半分とな
るので、演算を高速化できることがわかる。さ
て、上式の括弧の中はy_2j，y_2j-1，y_2j+2の値（１
または０）に応じて−２から＋２の間で変化する
ため、加算される部分積の値は±２＊Ｘ＊2^2j，±
Ｘ＊2^2jまたは０のどれかとなる。従つて、部分
積の演算は、乗数Ｙの隣接する３ビツトを選択条
件とする５入力セレクタを用いて±２＊Ｘ，±Ｘ
または０の中から一つを選び、この選んだ入力に
2^2jを掛ける（つまり、この選んだ入力に2jビツト
分の桁シフトを行う）ことになる。そして、求ま
つた２ビツトずつ桁のずれた部分積を加算するこ
とにより積Ｚが求まる。

以下、図面を参照しながら本発明の実施例を説
明する。

第１図は本発明の一実施例に係る配列乗算器の
ブロツク図、第２図は第１図の部分拡大図、第３
図は第１図の演算セルのブロツク図、第４図は第
３図の演算セルの詳細を示すブロツク図である。
第１図において、乗算アレイ１２０は全体とし
て、上述したブースアルゴリズムに従つて、2m
ビツトの被乗数Ｘと2mビツトの乗数Ｙとの乗算
が行えるように構成されている。この乗算は非分
割乗算とよばれる。

この非分割乗算は、乗算アレイ１２０の図中左
辺側から乗数Ｙが供給され、上辺側から被乗数Ｘ
が供給される。左辺側から供給される乗数Ｙに関
しては、ブースアルゴリズムに従つて、この乗数
Ｙにおけるｍ組の隣接する３ビツトの組の各々が
デコードされて、各組のデコード結果がアレイ１
２０内を左右に走るｍ段のデコード出力バス（各
バスは上述の５入力を示す５本ラインからなる）
の各々に出力される。各段のデコード出力バスに
沿つて、各段の部分積を求めるための演算セルの
行が配置されている。各段の演算セル行は上辺側
から供給される被乗数Ｘを受ける。演算セル行を
構成する演算セルの各々は、受けた被乗数Ｘの各
ビツトに関する演算を担当する。各段の演算セル
行は、各段のデコード結果に応じて±2X，±Ｘ，
０のうちの一つを部分積として選択し、その部分
積を前段の演算セル行から送られて来た全加算結
果（和信号ＳとキヤリーＣ）と全加算し、この自
段での全加算結果を次段の演算セル行に送るよう
に動作する。

第１図では、このような動作を行うｍ段の演算
セル行のうちの一部分のみが図示されている。例
えば、デコード出力バスB₁に沿つて並んだ演算
セルC₁₁，C₁₂，C₁₃は、或る段の演算セル行に含
まれる或る３ビツト部分を構成するものであり、
図示の演算セルC₁₁，C₁₂，C₁₃の左右にもこの演
算セル行に含まれる図示しない多くの演算セルが
並んでいる。同様に、次段のデコード出力バス
B₂に沿つて並んだ演算セルC₂₁′，C₂₂′，C₂₃も、
次段の演算セル行の或る３ビツト部分を構成する
ものである。ここで、或る段の各演算セル、例え
ばC₁₁、から出力される和信号Ｓは、次段の２ビ
ツトだけ下位側の演算セル、例えばC₂₃、に与え
られ、また、或る段の各演算セル、例えばC₁₂、
から出力されるキヤリーＣは次段の１ビツト下位
の演算セル、例えばC₂₃、に与えられるようにな
つている。これは、ブースアルゴリズムにおい
て、部分積加算の前に各段の部分積を２ビツトづ
つシフトさせるためである。

このような構成により、第１段目演算セル行の
部分積が２段目演算セル行に２ビツトシフトされ
て２段目演算セル行に送られ、ここで２段目の部
分積と全加算され、この全加算結果がさらに２ビ
ツトシフトされて３段目の演算セル行に送られ、
ここで３段目の部分積と全加算され、……という
ようにして、各段の部分積が順次後段に送られて
積算されていき、最終的な積Ｚへと導かれるよう
になつている。

第１図に示すように、乗算アレー１２０は第１
のアレーブロツク１２１、第２のアレーブロツク
１２２、第３のアレーブロツク１２３および第４
のアレーブロツク１２４の４つのブロツクに４分
割される。第１及び第３のアレーブロツク１２
１，１２３は、アレー１２０を構成するｍ段の演
算セル行のうちの上位ｍ／２段の演算セル行の部
分であり、第２及び第４のアレーブロツク１２
２，１２４は下位ｍ／２段の演算セル行の部分で
ある。また、第１および第２のアレーブロツク１
２１，１２２は、非分割演算において、2mビツ
ト被乗数Ｘの上位ｍビツトが供給される部分であ
り、第３及び第４のアレーブロツク１２３，１２
４は下位ｍビツトを受ける部分である。

この乗算アレー１２０は、上述した非分割乗算
だけでなく、分割乗算も行えるようになつてい
る。ここで、分割乗算とは、第１の系統について
のｍビツト被乗数とｍビツト乗数との乗算と、第
２の系統についてｍビツト被乗数とｍビツト乗数
との乗算とを、独立かつ同時的に行うことをい
う。

この分割乗算では、第１系統の乗数は第１ブロ
ツク１２１の左辺側から入力され、第２系統の乗
数は第２ブロツクの左辺側から入力され、第１系
統の被乗数は第１ブロツクの上辺側から入力さ
れ、第２系統の被乗数は第４ブロツクの上辺側か
ら入力される。そして、第１ブロツク１２１にお
いて第１系統の乗算に関する部分積の演算とその
積算が行われ、また、第４ブロツク１２４におい
て第２系統の乗算に関する部分積の演算とその積
算が行われる。そして、第１ブロツク１２１から
出力される積算結果のうち上位側の半ワード分は
第１ブロツク１２１の下辺から出力され、下位側
の半ワード分（各段部分積の最下位ビツト）第３
ブロツク１２３の左下半分三角形部分を通過して
第３ブロツクの下辺から出力されることになる。
また、第４ブロツク１２４から出力される積算結
果のうち、上位側の半ワード分は第３ブロツク１
２３の右上半分三角形部分を通過して第３ブロツ
クの右辺から出力され、下位側の半ワード分は第
４ブロツク１２４の右辺から出力されることにな
る。

ところで、このような分割乗算において問題と
なるのは、第１ブロツク１２１での各段部分積の
演算における補数形成時の処理である。すなわ
ち、ブースアルゴリズムでは既述のように各段の
デコード出力に応じて±2X，±Ｘ，０のうちの一
つを選択することにより各段部分積を決定する
が、このうち負数−2X，−Ｘについては、２の補
数表示とするために否定2X，Ｘを作り最下位ビ
ツト（LSB）に“１”を加える。この操作は、
非分割乗算では、アレイ１２０の最右辺側にある
各段のLSB演算セル（図示せず）において行う
ことができる。しかし、分割乗算においては、第
４ブロツク１２４に関しては、アレイ１２０の最
右辺側のLSB演算セルで上記操作を行えばよい
ので、非分割乗算時と異なる特別の機能は必要な
いが、第１ブロツク１２１に関しては、第１ブロ
ツク１２１のLSB演算セルC₁₁，C₂₁，……，
C_i(j-2)はアレイ１２０の最右辺側にあるものでは
ないから、上記操作を行うための特別の機能を追
加する必要がある。そのために、従来は第７図に
示したように、各段において、そのデコード結果
が負数となる時に“１”となる制御信号を発生さ
せてハーフアダーHAに送り、このハーフアダー
HAにおいて、第３ブロツク１２３を通過してき
た第１ブロツク１２１からの各段LSBと、上記
制御信号とを加算するという構成を採用してい
た。

本発明の特徴は、この点に関する改良であり、
ハーフアダーHAにおける各段LSBと上記制御信
号との加算という処理を省略して、第３ブロツク
１２３から出力された各段LSBを直接に最終和
全加算器１２５に送れるようにし、それによりハ
ーフアダーHAのハードウエアを減少させたこと
にある。

以下、この特徴点を中心に説明する。

第１図および第２図には、この特徴点に関わる
部分だけが図示されている。すなわち、この特徴
点は、第１ブロツク１２１のLSB演算セルC₁₁，
C₁₂，……，C_i(j-2)から出力されるLSB和信号Ｓを
最初に受ける第３ブロツク１２３内の演算セル
C₁₃，C₂₃，……，C_ijの構成にある。演算セルC₁₃，
C₂₃，……，C_ijは、第４図に示すように、４つの
Ｘ入力X_i，−X_i，X_i-1，−X_i-1と前段のデコード出
力バスからのデコード結果±Ｘ，±2X，“０”を
示すデコード信号が入力される。第１セレクタ
SEL１と、第１セレクタSEL１の出力X′、イン
クリメント信号INCおよび分離制御信号DIVが入
力される第２セレクタSEL２と、第２セレクタ
SEL２の出力X″、和信号ＳおよびキヤリイＣが
入力されるフルアダーFAとで構成され、和出力
S_put、キヤリイ出力C_putが送出される。第１セレ
クタSEL１は、前段のデコード出力バスからのデ
コード信号に応じて４つのＸ入力又は“０”を選
択してX′として出力する。ここで、４つのＸ入
力のうち、“X_i”は乗数Ｘの当該演算セルに対応
するビツト値であり、“X_i-1”は乗数Ｘの２倍数
2X（乗数Ｘを上位へ１ビツトシフトしたもの）の
当該演算セルに対応するビツト値であり、“−
X_i”、“−X_i-1”は補数を作るための否定値であ
る。この第１セレクタSEL１の出力X′は、当該
段の部分積の当該演算セルに対応するビツト値を
意味する。第２セレクタSEL２は、非分割乗算か
分割乗算かを示す分離制御信号DIVを受けて、非
分割乗算時には第１セレクタSEL１の出力X′（つ
まり当該段の部分積）を選択し、分割乗算時には
インクレメント信号INCを選択して、フルアダー
FAに送る。ここで、インクレメント信号INCは
第１図〜第３図に示すように、前段のデコード出
力バスの負数−Ｘ，−2Xを示すデコード信号を入
力とするオアゲートから出力されるものである。
このインクレメント信号INCは、分割乗算におい
て、各段の部分積が負数−Ｘ，−2Xとなつた場合
に、これを補数表示するためにLSBに加えられ
る“１”を意味する。フルアダーFAは、第２図
に示すように第１ブロツク１２１の前段のLSB
演算セルから送られてくる和信号Ｓ（これは、分
割乗算では前段の部分積のLSBを意味する）と、
前段の１ビツト上位のセルから送られてくるキヤ
リーＣと、第２セレクタSEL２の出力X″とを全
加算する。このフルアダーFAの出力信号は、図
示されてはいないが、和出力S_putは次段の２ビツ
ト下位のセルへ送られ、キヤリー出力C_putは次段
の１ビツト下位のセルへ送られる。

尚、演算セルC₁₃，C₂₃，……，C_ij以外の演算セ
ルについては、アレイ１２０の右辺沿いセルを除
き、第４図の構成から第２セレクタSEL２を除去
して第１セレクタSEL１の出力X′を直接フルア
ダーFAに入力するようにした構成である。

かかる構成において、分割乗算の際は、前述の
ように第２ブロツク１２２のＸ入力が“０”であ
るため、これがそのまま第２ブロツク１２２を通
過して、第３のアレーブロツク１２３のＸ入力に
は常に“０”が入力される。従つてここのセルで
は、第１のアレーブロツク１２１または第４のア
レーブロツク１２４の和信号ＳとキヤリイＣの加
算がここで行なわれるだけなので、Ｘの入力は空
いている。ここで、第１ブロツク１２１のLSB
演算セルC₁₁，C₁₂，……，C_i(j-2)からの和信号Ｓ
を受ける演算セルC₁₃，C₂₃，……，C_ijの動作に着
目してみると、分割演算時には、デコード信号
Ｘ，−Ｘ，2X，−2X，“０”のうち−Ｘまたは−
2Xが活性であるとき、空いているＸ入力は第２
セレクタSEL２によつて遮断し、代わりにインク
レメント信号INCの“１”を送り込み、この
“１”と和信号ＳとキヤリイＣの和を求める。

つまり、５つのデコード信号Ｘ，−Ｘ，2X，−
2X，“０”のうち、−Ｘまたは−2Xが活性のと
き、オアゲートでこれが判定され、演算セルC_ij
にはインクリメント信号INCが“１”信号として
送り込まれる。この動作は、第１ブロツク１２１
の各段のデコード結果が負数のときは、各段の部
分積のLSBに“１”を加算するという操作に相
当する。ここと特徴的なことは、第３ブロツク１
２３の演算セルC₁₃，C₂₃，……，C_ij内のフルアダ
ーFAにおいて、各段部分積のLSBに“１”を加
算するという操作が行われるため、この各段部分
積のLSBが第３ブロツク１２３内を通過して第
３ブロツク１２３の下辺から出力されたときに
は、この出力された各LSBは直接に最終和加算
器１２５に送ればよく、第７図の従来例のように
各段部分積のLSBと“１”との加算をハーフア
ダーHAで行う必要がないことである。その結
果、従来例に比較してハーフアダーHAのハード
量が減少するというメリツトが得られる。

第２図は第１のアレーブロツク１２１と第３の
アレーブロツク１２３の境界を示している。も
し、分割乗算時の第１アレーブロツク１２１の各
段部分積のLSBに“１”を加算する操作を第４
アレーブロツク１２４のそれと同様に行うのであ
れば、第１アレーブロツク１２１の右端に一列に
配列されているLSB演算セルC₁₁，C₁₂，……C_ij
に“１”が加えられるべきであるが、既に３つの
入力が決つているので、そのセルの和信号Ｓが通
るべき経路に“１”を加える。つまり、演算セル
C₂₃，C₃₃がこれに当り、分割時に負数−Ｘ，−2X
が発生した時に、各段のLSBに“１”が加えら
れる。

各アレーブロツク１２１，１２２，１２３，１
２４の配列乗算の結果、和出力S_put，キヤリイ出
力C_putはハーフアダーHAで２つに絞られる。な
お、最下段からのインクリメント信号INCもハー
フアダーHAにキヤリイとして加えられる。

上述のようにして、２つに絞られた信号は最終
和加算器１２５で加えられ、最終乗算結果が得ら
れる。

なお、本実施例の構成ではハーフアダーHA1
段分の遅延が出て来るが、最終和加算器で最終和
の加算を行なつている間に信号はハーフアダー
HAを通過してしまうため、実質的にハーフアダ
ーHA分の遅延はないと見てよい。むしろ、第７
図に示した構成に比べてハーフアダーHAの規模
を半減出来るため、ハードウエア量の低減の上で
効果的である。

〔発明の効果〕

以上述べたように本発明によれば、配線が少な
く、構成が規則的なためLSI化に適し、冗長な回
路が少なくハード量が低減可能であり、面積が縮
小するため速度が向上する等数多くの特徴を有す
る配列乗算器を得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る配列乗算器の
ブロツク図、第２図は第１図の部分拡大図、第３
図は第１図の演算セルのブロツク図、第４図は第
３図の演算セルの詳細を示すブロツク図、第５図
は従来の分割可能な配列乗算器のブロツク図、第
６図は周知の分割可能なブース乗算器のブロツク
図、第７図は周知のインクリメント付配列乗算器
のブロツク図である。１２１，１２２，１２３，１２４……アレーブ
ロツク、HA……ハーフアダー、１２５……最終
和加算器、SEL１，SEL２……セレクタ。

Claims

【特許請求の範囲】１１系統の2mビツトの被乗数と2mビツトの乗
数との非分割乗算と、２系統のｍビツトの被乗数
とｍビツトの乗数との分割乗算とが選択的に行え
るようにしたものであつて、ブースアルゴリズム
に従つて乗算を行うための演算セルのアレイを有
する配列乗算器において、前記アレイは、前記非分割乗算を行うために、
前記ブースアルゴリズムに従つて前記2mビツト
乗数に関するｍ段のデコード出力の各々に対応す
る部分積を演算するｍ段の演算セル行を含み、こ
れら演算セル行を構成する演算セルの各々は全加
算器を有し、各段の演算セル行は前段の演算セル
行での全加算による和信号を受けて自段の部分積
と全加算して、自段での全加算による和信号を次
段の演算セル行に渡すようになつており、前記アレイは４つのアレイブロツクに区分さ
れ、前記ｍ段の演算セル行のうち、上位ｍ／２段
の演算セル行が第１及び第３アレイブロツクに含
まれ、下位ｍ／２段の演算セル行が第２及び第４
アレイブロツクに含まれ、前記非分割乗算においては、前記2mビツト被
乗数の上位ｍビツトが前記第１及び第２アレイブ
ロツクに供給され、下位ｍビツトが前記第３及び
第４アレイブロツクに供給されるようになつてお
り、前記分割乗算においては、第１系統の乗数に関
するｍ／２段のデコード出力が、前記上位ｍ／２
段の演算セル行に供給され、第２系統の乗数に関
するｍ／２段のデコード出力が前記下位ｍ／２段
の演算セル行に供給され、かつ、第１系統の被乗
数が前記第１アレイブロツクに供給され、第２系
統の被乗数が前記第４のアレイブロツクに供給さ
れ、第１アレイブロツクで発生した和信号の下位
側半分および第４アレイブロツクで発生した和信
号の上位側半分が第３アレイブロツクを通過する
ようになつており、さらに、前記分割乗算において前記第１アレイ
ブロツクで発生した和信号の前記下位側半分の各
ビツトを受ける前記第３アレイブロツク内の各演
算セルは、前記上位ｍ／２段の演算セル行の各々
に対応する前記デコード出力が負数を示している
ときにのみ１を発生する論理素子と、この論理素
子の出力と、自演算セルが発生する部分積のビツ
トとのいずれか一方を選択して自演算セルの前記
全加算器に与えるセレクタとを有し、このセレク
タは分割乗算のときには前記論理素子の出力を選
択し、非分割乗算のときは自演算セルが発生する
前記ビツトを選択するようになつていることを特
徴とする配列乗算器。