JP2001249798A - 規則的加算回路を使用して乗算器の性能を増大させる装置及び方法 - Google Patents

Abstract

(57)【要約】 【課題】 乗算器により生成される部分積を効率的に加
算するための装置及び方法を提供すること。 【解決手段】 アーキテクチャの点で要約すると、本装
置は、第１の奇数／偶数加算回路アレイ(50,110)、第２
の奇数／偶数加算回路アレイ(50,110)、及びリニア加算
器アレイ(146,147,148)を含む。該装置は、第１のオペ
ランドと第２のオペランドとの乗算時に乗算器により生
成される部分積ビット行を加算するよう構成される。第
１の奇数／偶数加算回路アレイ(50,110)は、複数の部分
積ビットの一部の第１の和を生成する。第２の奇数／偶
数加算回路アレイ(50,110)は、他の部分積ビットの第２
の和を生成する。次いでリニア加算器アレイ(146,147,1
48)が、これら第１の和と第２の和とを加算して、積ビ
ット（即ち、第１のオペランドに第２のオペランドを乗
算することにより生成される積のビット）の桁上げ保存
式の表現が生成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に乗算器の効
率を増大させる乗算装置及び方法に関し、特に、配線回
路を顕著に増大させることなく高基数性能が達成される
ように低基数乗算器の性能を増大させる装置及び方法に
関する。

【０００２】

【従来の技術】現在のところ、現時点でのプロセッサ実
施形態における多くの算術演算の速度は、浮動小数点プ
ロセッサの利用によって増大されている。浮動小数点プ
ロセッサは通常は、乗算操作の性能を増大させるために
桁上げ保存型加算器を含む。

【０００３】一般に、マイクロプロセッサの場合には、
２つの基数乗算段階が存在する。高基数（基数８以上）
の乗算は、低基数（基数４以下）の乗算と比較して生成
され加算されることになる部分積の必要数が少ないとい
う利点を有する。しかし、高基数乗算ではＸオペランド
の複雑な倍数(complex multiples)を生成する必要があ
る。この一例を、基数８の乗算用途で必要とされる３Ｘ
オペランド及び−３Ｘオペランドに関して図１Ｂに示
す。

【０００４】図１Ａは、基数４の乗算テーブル、３つの
乗数ビット、及びＸオペランド積を示している。基数４
の乗算から分かるように、そのオペランドには単純な倍
数０、１Ｘ、２Ｘしか必要とされない。当業界で知られ
ているように、数値の倍数は、０、１、及び２の倍数に
ついては容易に生成することができる。０の倍数は、そ
の値をリセットし、零にし、又はクリアすることしか必
要としない。倍数「−１Ｘ」はオペランドの補数を求め
ることしか必要としない。所与の数の２Ｘ倍数は、該数
について１桁だけ左シフトを実行することにより容易に
生成される。所与の数の−２Ｘ倍数は、２Ｘ倍数の補数
を求めることにより得ることができる。

【０００５】図１Ｂは、基数８の乗算テーブル、４つの
乗数ビット、及びＸオペランド倍数を示している。同図
から分かるように、基数８の乗算は、倍数０、１Ｘ、２
Ｘ、３Ｘ、及び４Ｘを必要とする。上述のように、倍数
０、１Ｘ、及び２Ｘは、かなり単純で計算しやすいもの
である。しかし、基数８の乗算で必要とされる倍数３Ｘ
及び−３Ｘは、極めて複雑なものであり、その計算のた
めに桁上げ先見（又はキャリールックアヘッド）加算器
といった特殊な回路を必要とする。オペランド倍数３Ｘ
及び−３Ｘは、桁上げ伝搬(carry propagation)加算器
を使用して倍数１Ｘ及び２Ｘを加算して倍数３Ｘを生成
し、該倍数３Ｘの補数を獲得することにより算出され
る。倍数４Ｘ及び−４Ｘは、かなり単純で計算しやすい
ものである。倍数４Ｘ及び−４Ｘは、２進数値に対する
２桁の左シフトの実行、及び倍数４Ｘの補数の獲得によ
り、計算される。上述のように、基数８の乗算における
主な問題点は、３Ｘオペランド倍数及び−３Ｘオペラン
ド倍数の生成にある。

【０００６】基数４の乗算の単純さが基数８の乗算より
も好まれることが多いが、基数８の乗算にはいくつかの
利点がある。第一に、基数８の乗算では、取り扱わなけ
ればならない部分積の生成数が少ない。

【０００７】これに関連して、基数４の乗算は、基数８
の乗算と比較してより多くの桁上げ保存型加算器を必要
とすることが多い。例えば、64ビットアレイの場合、基
数４の乗算は、積の計算のために33行の桁上げ保存型加
算器を通常必要とする。また64ビットアレイの場合、基
数８の乗算は、積の計算のために22行の桁上げ保存型加
算器しか通常必要としない。これは、「（操作されるビ
ット数＋乗算器のビット数）／乗算器のビット数」とい
う公式により計算される。基数４の乗算の場合には該式
は[(64+2)/2]＝33行となり、基数８の乗算の場合には該
式は[(64+3)/3]=22行となる。このように積の計算に要
する加算器が11行削減されることにより、少なくとも１
ゲート遅延／行という速度だけ乗算器の遅延が短縮され
る。

【０００８】ここで図１Ｃを参照する。同図は、従来技
術で最適なウォリスツリー(Wallacetree)アーキテクチ
ャを使用してＫ個のオペランドに必要とされる桁上げ保
存型加算器の複数のレベルを示す表である。同表は、様
々なワードサイズについてツリー構造を描くことにより
経験的に得られたものである。ウォリスツリーによる加
算ネットワークは、最少数の桁上げ保存型加算器遅延を
利用するものである。

【０００９】図１Ｄは、２つの16ビット数を乗算するた
めの部分積を有するブース２(Booth-2)（基数４の）乗
算の一例を示す説明図である。同図から分かるように、
２つのオペランドについての最終的な積を計算するため
に互いに加算されるべき９行の部分積が存在する。この
ため、複数の部分積が複数の部分積ビットからなる列を
形成し、当業界で知られているように、その一列中の各
ビットが共に加算されて、最終的な積をなす複数のビッ
トのうちの１つが生成されるべきである。一列中の全ビ
ットの総和の最下位ビットは、該列に対応するビット位
置についての積ビットを表すものとなる。該総和の他の
ビットは、隣接する列にシフトされて、その隣接する列
の加算に含められる。このようにして各列の総和を求め
ることにより、積を決定することができる。図１Ｄに示
す部分積の右側における付加的な「＋1」は、負のブー
ス倍数が選択される場合に２の補数を完成させるために
必要なものである点に留意されたい。

【００１０】図１Ｅは、部分積を有するブース３（基数
８の）乗算の一例を示す説明図である。この例で分かる
ように、２つの16ビットオペランドについての最終的な
積を計算するために共に加算されるべき部分積は６行の
みである。これが達成されるのは、基数８の乗算器が、
倍数３Ｘ及び４Ｘを生成することにより、一層少ない部
分積を生成するためである。図１Ｅから分かるように、
基数８の乗算器により生成される部分積は、基数４の乗
算器により生成される部分積（図１Ｄ）と比較して、各
部分積毎に３つのエキストラ(即ち余分な)ビットのオフ
セットを含んでおり、これにより、各部分積行毎により
大きなシフトが必要となる。この各部分積行毎のより大
きなシフトは、配線(wiring)の複雑さを増大させるもの
となる。

【００１１】図１Ｆは、部分積に対する算術和(linear
summation)アレイ乗算器7の従来の一例を示すブロック
図である。同図から分かるように、各桁上げ保存型加算
器（CSA）は部分積項（P）を受容する。また、各桁上げ
保存型加算器（CSA）は、２つの先行する桁上げ保存型
加算器からの和（S）及び桁上げ項（C）も受容する。こ
れは、簡単に実現されるアーキテクチャであり、規則的
な構造を有している。算術和アレイ乗算器7を使用して
図１Ｄの２つのオペランドについての最終的な積を計算
することも可能である。９行の部分積（図１Ｄ）は、一
度に１ビットずつ共に加算される。この構造は、全ての
既知の加算構造の中で最も単純で且つ最も規則的なもの
の１つであるが、同時に最も大きな遅延を呈するものの
１つであり、このため多数の部分積の加算にとっては非
実用的なものとなる。

【００１２】図１Ｇは、乗算器内の部分積のための奇数
／偶数加算アレイ8の従来の一例を示すブロック図であ
る。同図から分かるように、各桁上げ保存型加算器（CS
A）は部分積項を受容する。また、各桁上げ保存型加算
器は、２つの先行する桁上げ保存型加算器からの和及び
桁上げ項も受容する。しかし、この奇数／偶数加算の実
施形態では、先行する桁上げ保存型加算器からの和及び
桁上げ項は、一行おきに加算器を飛ばしている。このア
ーキテクチャは、その実施がより複雑なものではある
が、算術和アレイ乗算器7（図１Ｆ）と比べて加算器遅
延の数がおよそ１／２になるという効果を有している。

【００１３】図２Ａ及び図２Ｂは、部分積の列中の部分
積ビットを加算して２つのオペランドの積のビットを生
成するために使用することが可能な従来の算術和回路30
の一例を示している。ここで、図２Ａ及び図２Ｂに示す
回路30を使用して最大で18行の部分積について部分積ビ
ット列を加算することが可能である。該回路30は、基数
４の部分積の各行からのビットを加算するため、最大で
18ビットの情報を加算することが可能である。

【００１４】算術和回路30は、16個の桁上げ保存型加算
器31〜38及び41〜48からなるリニアアレイを利用する。
このリニア加算器アレイは、各アレイがその各出力をそ
れと同じ次の加算器に送るような加算器アレイである。
図２Ａ及び図２Ｂに示すように、算術和回路30の構成
は、規則的且つ効率的なレイアウトである。この構成
は、桁上げ保存型加算器セルに対して軽い負荷と単純な
配線とを提供するものとなる。しかし、この算術和は、
クリティカルパスに多数の桁上げ保存型加算器遅延（こ
の場合には16の遅延）を生成するという問題を有するも
のである。

【００１５】図３は、部分積の列中の部分積ビットを加
算して２つのオペランドの積のビットを生成するために
使用することが可能な従来の奇数／偶数加算回路50の一
例を示すブロック図である。ここで、同図に示す回路50
を使用して最大18行の部分積について部分積ビット列を
加算することが可能である。該回路50は、各行の部分積
から１ビットずつ加算するため、最大18ビットの情報を
加算することが可能である。

【００１６】図３から分かるように、奇数／偶数加算回
路50は、桁上げ保存型加算器51,53,55,57,61,63,65から
なる第１のリニアアレイと、桁上げ保存型加算器52,54,
56,58,62,64,66からなる第２のリニアアレイとを利用す
る。部分積ビットのおよそ半分1,2,3,7,9,11,13,15,17
が桁上げ保存型加算器の第１のリニアアレイによって加
算され、残りの部分積ビット4,5,6,8,10,12,14,16,18が
桁上げ保存型加算器の第２のリニアアレイによって加算
される。これら桁上げ保存型加算器の第１及び第２のリ
ニアアレイにより生成された結果が、次いで桁上げ保存
型加算器67,68を介して加算されて、回路50についての
適切な結果が生成される。

【００１７】図３に示すこの18ビットの部分積ビットの
例では、奇数／偶数加算回路50の構成により、９つの桁
上げ保存型加算器の遅延しか生じない。奇数／偶数加算
回路50が目一杯に利用される場合には、そのレイアウト
は、算術和回路30（図２Ａ及び図２Ｂ）と比べて７つ少
ない桁上げ保存型加算器遅延を生成するものとなる。奇
数／偶数加算回路50の利用は、通常は、単純なリニアア
レイよりも複雑な配線を必要とし、桁上げ保存型加算器
に対する負荷も増大させるものとなるが、奇数／偶数加
算回路50は算術和回路30よりもかなり高速である。これ
は、奇数／偶数加算回路50が並列加算を実行するからで
ある。この並列性は、速度上の恩恵の大半をもたらす
が、上述のように幾分か複雑さが増した配線を必要とす
る。

【００１８】図４は、最大18行の部分積の列中の部分積
ビットを加算するために使用することが可能なフルウォ
リスツリー加算構成を利用した回路70の従来の一例を示
すブロック図である。同図に示すフルウォリスツリー加
算回路70は、16個の桁上げ保存型加算器71〜78及び81〜
88を利用する。この18ビットの例では、フルウォリスツ
リー加算回路70の構成は、図４に示すように、６つの桁
上げ保存型加算器遅延しか生じないものである。フルウ
ォリスツリー加算構成が目一杯の範囲で利用される場合
には、そのレイアウトは、算術和回路130（図２Ａ及び
図２Ｂ）と比べて10個少ない桁上げ保存型加算器遅延を
生成し、奇数／偶数加算回路50（図３）と比べて３つ少
ない桁上げ保存型加算器遅延を生成するものとなる。し
かし、フルウォリスツリー加算構成の利用は、３つの加
算構成タイプの中で最も不規則的且つ複雑な配線を必要
とするものである。

【００１９】例示のため、回路30,50が基数４の乗算器
で実施されているものとする。その代わりに基数８の乗
算器が使用される場合には、部分積の数が減少するた
め、桁上げ保存型加算器の数を減らすことができる。こ
こで、図３の回路50は、基数４の乗算器の代わりに基数
８の乗算器が使用される場合には、図５の回路110まで
縮小することができる。したがって、奇数／偶数加算回
路110を10個の桁上げ保存型加算器（111〜118,121,12
2）のみを用いて実施して、図５に示すように、結果と
して６個の桁上げ保存型加算器遅延のみを生じさせるこ
とができる。奇数／偶数加算回路110が目一杯の範囲で
利用される場合には、回路110は、非常に不規則的であ
り且つ複雑な配線を要する桁上げ保存型加算器を用いた
フルウォリスツリー加算回路70（図４）と同数の桁上げ
保存型加算器遅延を生成するものとなる。しかし、基数
８の部分積の利用は、遙かに複雑な基数８の部分積生成
器の実施並びに３Ｘオペランド倍数の生成を必要とする
ものである。

【００２０】

【発明が解決しようとする課題】したがって、当業界で
は、高基数の乗算器の使用を必要とすることなくウォリ
スツリー加算回路に近い性能を達成することが可能な単
純で規則的なパターンを有する加算回路に対する前述の
必要性が存在し、まだ未解決になっている。

【００２１】

【課題を解決するための手段】本発明は、規則的な加算
回路を使用して、乗算器により生成された部分積を、速
度及び配線の複雑さの観点から最適に加算するための装
置及び方法を提供するものである。

【００２２】アーキテクチャの点で要約すれば、本装置
は、第１の奇数／偶数加算回路アレイ、第２の奇数／偶
数加算回路アレイ、及びリニア加算器アレイを含んでい
る。この装置は、第１のオペランドと第２のオペランド
との乗算を行う際に乗算器により生成された部分積ビッ
ト行を加算するよう構成される。第１の奇数／偶数加算
回路アレイは、複数の部分積ビットの一部の第１の和を
生成する。第２の奇数／偶数加算回路アレイは、他の部
分積ビットの第２の和を生成する。次いでリニア加算器
アレイが、これら第１の和と第２の和とを加算して、積
ビット（即ち、第１のオペランドに第２のオペランドを
乗算することにより生成される積のビット）の桁上げ保
存式の表現が生成される。

【００２３】本発明の他の特徴によれば、奇数／偶数加
算回路アレイ内の加算器は、該アレイの外部の加算器か
らの入力を受容して更に性能を増大させるよう構成する
ことが可能である。例えば、上述の第１の奇数／偶数加
算回路アレイは、第１のリニア加算器アレイと第２のリ
ニア加算器アレイとを含むことが可能である。該第１の
リニア加算器アレイは、第１の加算器と第２の加算器と
を含むことが可能である。該第１の加算器は、第２の加
算器から及びこの第１のリニア加算器アレイの外部の他
の加算器からの出力を受容する。該他の加算器は、前述
の部分積ビットの一部から複数の部分積ビットを受容し
て加算する。その結果として、より多数の部分積を第１
のリニア加算器アレイを介して加算することが可能とな
る。

【００２４】本発明はまた、第１のオペランドと第２の
オペランドとを乗算して積を生成することに基づいて複
数の部分積を生成する乗算器において部分積ビットを加
算する方法を提供するものとみることも可能である。こ
こで、該方法は、奇数／偶数加算回路アレイを介して、
各々が部分積の一部の異なる１つからのものである第１
の複数の部分積ビットを加算して第１の複数の和及び桁
上げビットを生成し、別の奇数／偶数加算回路アレイを
介して、各々が残りの部分積の異なる１つからのもので
ある第２の複数の部分積ビットを加算して第２の複数の
和及び桁上げビットを生成し、前記第１の複数の和及び
桁上げビットと前記第２の複数の和及び桁上げビットと
を加算し、該第１及び第２の複数の和及び桁上げビット
の加算ステップを介して前記積の積ビットの桁上げ保存
式の表現を形成する第３の複数の和及び桁上げビットを
生成する、という各ステップにより、広く要約すること
が可能である。

【００２５】本発明の他の特徴及び利点については、以
下の図面及び詳細な説明を照査することによって当業者
に明らかになるであろう。そのような付加的な特徴及び
利点の全てが本発明の範囲内に含まれることが意図され
ている。

【００２６】

【発明の実施の形態】本発明は、図面を参照することに
より一層良好に理解することが可能である。図中の構成
要素は、必ずしも一定の縮尺に従って示されておらず、
本発明の原理を明確に描写することに注意が払われてい
る。更に、同図では、複数の図面にわたる同一の符号は
対応部分を指している。

【００２７】以下、図面に示すような本発明の説明を詳
細に参照する。本発明はこれらの図面に関連して説明さ
れているが、本書に開示する１つ又は複数の実施形態に
制限する意図は全くない。逆に、特許請求の範囲で規定
する本発明の範囲内に含まれる全ての代替物、改変、及
び均等物を網羅することが意図されている。

【００２８】本発明は、図３に示す回路50で使用した奇
数／偶数加算技術を使用して、速度及び配線の複雑さの
観点で最適な性能を達成する。この場合、２つのオペラ
ンドから生成された複数行の部分積が２つのグループに
分けられる。各グループは、実質的に等しい行数を有し
ている。例えば、図６では、９行の部分積が、該部分積
のうちの５行を有する第１のグループ（下位奇数／偶数
部分積加算グループ）と、該部分積のうちの４行を有す
る第２のグループ（上位奇数／偶数部分積加算グルー
プ）とにグループ分けされる。次いで、部分積の列を加
算するために（即ち、各部分積のうち積のうちの同一ビ
ット位置に対応する各部分積ビットを共に加算するため
に）、図３の回路50により使用された技術と同様の奇数
／偶数加算技術を使用して、下位奇数／偶数部分積加算
グループの列におけるビットを加算し、それとは別個
に、上位奇数／偶数部分積加算グループの列におけるビ
ットを加算する。次いで、該２つのグループを加算する
ことにより生成された結果が共に加算されて、加算され
る部分積の列中の全ビットの和が生成される。

【００２９】その結果、本発明の加算技術は、図３に示
した奇数／偶数回路50を介して使用される桁上げ保存型
加算器と比べて配線の複雑さを顕著に増大させることな
く、基数８の桁上げ保存型加算器に近い性能を達成す
る。

【００３０】図７は本発明を実施するために使用するこ
とが可能な例示的な回路130を示している。同図に示す
回路130は、最大18行の部分積のビット列を加算するた
めに使用することが可能である。したがって、この回路
は入力として18個の部分積ビットを受容する。しかし、
本書の開示内容より、本発明の原理から逸脱することな
く該回路130の構成を改変して入力の数を増減させるこ
とも可能であることが当業者には明らかであろう。

【００３１】図７に示す回路130は、18個の入力ビット
を処理するものであるが、ほぼ同一のタイミング期間
（例えば同一クロック周期中）に発生する論理演算を含
む複数のタイミングセクションへと区分される。図７か
ら分かるように、回路130は、７つのタイミングセクシ
ョンに区分されている。複数の論理演算が同一タイミン
グ期間中に含まれる場合、これらの論理演算は実質的に
同時に実行される。

【００３２】先に説明したように、図７に示す回路130
は、入力として18個の部分積ビットを受容する。タイミ
ングセクション１では、部分積ビット1〜6及び11〜16が
４つの桁上げ保存型加算器131〜134に入力される。これ
らの４つの桁上げ保存型加算器131〜134の各々は、３つ
の部分積ビットに対する和及び桁上げ出力を計算する。

【００３３】タイミングセクション２では、４つの桁上
げ保存型加算器131〜134の和及び桁上げ出力が、４つの
桁上げ保存型加算器135〜138にそれぞれ入力される。ま
た、４つの桁上げ保存型加算器135〜138には、４つの部
分積ビット7,8,17,18も入力される。

【００３４】図７に示すように、部分積ビット7は、部
分積ビット1〜3の和と加算され、部分積ビット8は、部
分積ビット4〜6の和と加算される。また、部分積ビット
17及び18も示されており、これらは、それぞれ桁上げ保
存型加算器137及び138により加算される。これらの４つ
の桁上げ保存型加算器135〜138の各々は、１つの部分積
ビットと、先行する桁上げ保存型加算器からの３つの部
分積ビットの和及び桁上げ出力との和及び桁上げ出力を
計算する。

【００３５】タイミングセクション３では、桁上げ保存
型加算器135及び136の和及び桁上げ出力が、それぞれ桁
上げ保存型加算器141,142に入力される。また、桁上げ
保存型加算器141,142には、部分積ビット9,10も入力さ
れる。再び、部分積ビットの奇数／偶数加算構成が使用
される。また、タイミングセクション３では、桁上げ保
存型加算器137の和及び桁上げ出力と桁上げ保存型加算
器138の和出力とが、桁上げ保存型加算器143に入力され
る。桁上げ保存型加算器143は、回路130内の第１の桁上
げ保存型加算器であって、先行する桁上げ保存型加算器
からの和及び桁上げ入力から専ら和及び桁上げ出力を計
算する。

【００３６】タイミングセクション４では、桁上げ保存
型加算器141の和及び桁上げ出力が、桁上げ保存型加算
器144に入力される。また、桁上げ保存型加算器144に
は、桁上げ保存型加算器142の和出力も入力される。桁
上げ保存型加算器142の桁上げ出力と桁上げ保存型加算
器143の和及び桁上げ出力とは、桁上げ保存型加算器145
に入力される。

【００３７】タイミングセクション５では、桁上げ保存
型加算器144の和及び桁上げ出力が、桁上げ保存型加算
器146に入力される。また、桁上げ保存型加算器146に
は、桁上げ保存型加算器145の和出力も入力される。

【００３８】タイミングセクション６では、桁上げ保存
型加算器146の和及び桁上げ出力が、桁上げ保存型加算
器147に入力される。また、桁上げ保存型加算器145から
の桁上げ出力も、桁上げ保存型加算器147に入力され
る。

【００３９】タイミングセクション７では、桁上げ保存
型加算器147の和及び桁上げ出力が、桁上げ保存型加算
器148に入力される。また、桁上げ保存型加算器148に
は、タイミングセクション２において、桁上げ保存型加
算器138からの桁上げ出力も入力される。桁上げ保存型
加算器148の和及び桁上げ出力が、回路130の全体的な和
及び桁上げ出力として使用される。

【００４０】図８は、特定の状況下で、並列性を更に増
大させることにより、図５に示す従来の回路70又は図７
に示す回路130といった奇数／偶数加算回路の性能を増
大させるために使用することが可能な技術を示す回路15
0を示している。この場合、回路70及び回路130と同様
に、回路150は、桁上げ保存型リニア加算器アレイを少
なくとも２つ含んでおり、これらは算術和技術を使用し
て並列加算を行う。桁上げ保存型加算器151,154,161,16
4,171からなる第１のアレイは、第１のグループの部分
積ビットを加算し、この場合、第１の桁上げ保存型加算
器151は、３つの部分積ビットを受容し、他の桁上げ保
存型加算器154,161,164,171の各々は、先行する桁上げ
保存型加算器151,154,161,又は164の１つから和及び桁
上げ出力を受容する。桁上げ保存型加算器154,161,164,
171の各々は、１グループの部分積ビットを加算する他
の桁上げ保存型加算器152,155,162,又は165から、加算
されるべき付加的な情報ビットを受容することも可能で
ある。

【００４１】桁上げ保存型加算器153,156,163,166,172
からなる第２のアレイは、１グループの部分積ビットを
加算し、この場合、第１の桁上げ保存型加算器153は、
３つの部分積ビットを受容し、他の桁上げ保存型加算器
156,163,166,172の各々は、先行する桁上げ保存型加算
器153,156,163,又は166の１つから和及び桁上げ出力を
受容する。前述の桁上げ保存型加算器156,163,166,172
の各々は、前述の桁上げ保存型加算器152,155,162,又は
165のうちの１つから、加算されるべき付加的な情報ビ
ットを受容することも可能である。

【００４２】結果として、回路150の構成は、２つの部
分積ビットの代わりに３つの部分積ビットを奇数／偶数
加算回路のアレイ内の後段のタイミングセクション（即
ち、タイミングセクション１以外のタイミングセクショ
ン）に効率的に入力することを可能にするものとなる。
例えば、図７の回路130では、２つの部分積ビット（部
分積ビット17,18）が、奇数／偶数加算回路のアレイ内
の桁上げ保存型加算器133,134,137,138を備えるタイミ
ングセクション２に加算される。しかし、図８の回路15
0では、３つの部分積ビット（部分積ビット4,8,及び9）
の和が、奇数／偶数加算回路のアレイ内の桁上げ保存型
加算器151,153,154,156,161,163,164,166,171,172を備
えるタイミングセクション２に入力される。したがっ
て、図８に示すように、個々の部分積ビットの代わりに
部分積ビットの和を奇数／偶数加算回路の後段のタイミ
ングセクションに加算することにより、奇数／偶数加算
回路のタイミングセクションの数を増大させることな
く、共に加算される部分積ビットの数を増大させること
が可能になる。

【００４３】実際に、図８に示す加算技術を使用するこ
とにより、単純で且つ規則的な加算回路を有する基数４
の実施形態で基数８に近い性能を得ることが可能であ
る。ここで図３を参照する。同図には、基数４の乗算器
が18個の部分積ビットを生成する際に使用することが可
能な奇数／偶数加算回路50が示されている。同図から分
かるように、９つのタイミングセクションが、部分積の
列を加算するために必要とされる。図５に示すように、
もっと複雑な基数８の乗算器を代わりに使用すれば、タ
イミングセクションの数を６まで低減させることができ
る。しかし、図８の回路150を使用することにより、18
個の部分積ビット列の加算のために、７つ（即ち、基数
８の実施形態に比べて１つ多いのみ）のタイミングセク
ションしか必要とされない。結果として、基数４の乗算
器において、部分積ビットの加算に使用される加算回路
を実質的に増大させることなく、基数８のに近い性能を
得ることが可能となる。

【００４４】更に、図８の特徴を図７に示す回路に組み
合わせることにより、単純で且つ規則的な加算回路を有
する基数４の実施形態でウォリスツリーに近い性能を得
ることが可能である。例えば、36個の部分積が基数４の
乗算器で生成されるものとする。このため、先に延べた
ように、本発明によれば、それぞれ18個の部分積からな
る上位部分と下位部分とに部分積をグループ分けするこ
とが可能である。次いで、図８の回路150を使用して１
つの部分の１つの列を加算することが可能である。また
図８の回路150と同一の別の回路を別個に且つ並列的に
使用して、他の部分の前記と同じ列を加算することも可
能である。次いで上位部分及び下位部分の加算結果を共
に加算して部分積ビット列の和を生成することも可能で
ある。図８に示すように、上位部分の列からの部分積ビ
ットの第１の和の生成、及び下位部分の列からの部分積
ビットの第２の和の生成のために、７つのタイミングセ
クションしか必要とされない。したがって、第１及び第
２の和の結果を共に加算するために更に必要となるタイ
ミングセクションの数が２つのみであるとすれば、部分
積ビット列は、９つのタイミングセクション内で加算す
ることができる。かかる性能がウォリスツリーの実施形
態に匹敵するものでありながら、その回路は奇数／偶数
加算技術を利用することにより単純で且つ規則的なもの
となる、ということは明らかである。

【００４５】図８を更に詳細に参照する。回路150は、
最大18個の部分積ビットを受容することが可能である
が、該回路150を改変して任意の数の部分積ビットを受
容するようにすることも可能である。回路150は、複数
のタイミングセクションに区分され、それらのタイミン
グセクションは、実質的に同時に（例えば同一クロック
周期中に）実行される論理演算を含んでいる。６個の桁
上げ保存型加算器151,152,153,155,162,165の各々は、
３つの部分積ビットを桁上げ保存型加算器に入力させ
る。

【００４６】タイミングセクション１では、３つの桁上
げ保存型加算器151,152,153に負荷が与えられて並列に
目一杯使用される。桁上げ保存型加算器151の和及び桁
上げ出力は、桁上げ保存型加算器154に入力される。桁
上げ保存型加算器153の和及び桁上げ出力は、桁上げ保
存型加算器156に入力される。更に、桁上げ保存型加算
器152の和及び桁上げ出力は、それぞれ桁上げ保存型加
算器154,156に入力される。

【００４７】タイミングセクション２では、桁上げ保存
型加算器154,156が和及び桁上げ出力を計算し、これら
が桁上げ保存型加算器161,163にそれぞれ入力される。
桁上げ保存型加算器155は、３つの部分積ビット10〜12
を加算する。桁上げ保存型加算器155の和出力は桁上げ
保存型加算器161に入力され、桁上げ保存型加算器155の
桁上げ出力は桁上げ保存型加算器166に入力される。

【００４８】タイミングセクション３では、桁上げ保存
型加算器161,163が和及び桁上げ出力を計算し、これら
が桁上げ保存型加算器164,166にそれぞれ入力される。
桁上げ保存型加算器162は、３つの部分積ビット13〜15
を加算する。桁上げ保存型加算器162の和出力は桁上げ
保存型加算器164に入力され、桁上げ保存型加算器162の
桁上げ出力は桁上げ保存型加算器166に入力される。

【００４９】タイミングセクション４では、桁上げ保存
型加算器164,166が和及び桁上げ出力を計算し、これら
が桁上げ保存型加算器171,172にそれぞれ入力される。
桁上げ保存型加算器165は、３つの部分積ビット16〜18
を加算する。桁上げ保存型加算器165の和出力は桁上げ
保存型加算器171に入力され、桁上げ保存型加算器165の
桁上げ出力は桁上げ保存型加算器172に入力される。

【００５０】タイミングセクション５では、桁上げ保存
型加算器171が和及び桁上げ出力を計算し、これらが桁
上げ保存型加算器173に入力される。桁上げ保存型加算
器172からの和出力は、桁上げ保存型加算器173にも入力
される。桁上げ保存型加算器172からの桁上げ出力は、
桁上げ保存型加算器174に入力される。

【００５１】タイミングセクション６では、桁上げ保存
型加算器173が、桁上げ保存型加算器171からの和及び桁
上げ出力並びに桁上げ保存型加算器172の和出力を入力
として受容する。次いで、桁上げ保存型加算器173は、
桁上げ保存型加算器174に出力される和及び桁上げの値
を計算する。

【００５２】タイミングセクション７では、桁上げ保存
型加算器174が、桁上げ保存型加算器173からの和及び桁
上げ出力並びに桁上げ保存型加算器172の桁上げ出力を
利用して、全体的な和及び桁上げ出力を計算する。桁上
げ保存型加算器173,174は、第１のグループの桁上げ保
存型加算器151,154,161,164,171の加算結果と、第２の
グループの桁上げ保存型加算器153,156,163,166,172の
加算結果とを加算するという機能を実行する。

【００５３】図８に示す加算技術は、それ以外の方法で
は追加のタイミングセクションを必要とするような追加
の部分積ビットが存在するような実施形態において特に
有用となり得る。例えば、乗算器が19個の部分積ビット
を生成するものとする。図７に示す加算技術のみを使用
して部分積ビットの列を加算する場合には追加のタイミ
ングセクションが必要となる。しかし、図８に示す技術
を使用することにより、その追加の部分積ビットに、タ
イミングセクションの数を増大させることなく適応する
ことが可能となる。

【００５４】ここで、部分積ビット9,10を桁上げ保存型
加算器141,142にそれぞれ入力する代わりに、部分積ビ
ット9,10と追加の部分積ビットとを他の桁上げ保存型加
算器（図示せず）に入力することも可能である。次い
で、その図示しない桁上げ保存型加算器からの桁上げ出
力及び和出力を、桁上げ保存型加算器142及び桁上げ保
存型加算器141にそれぞれ入力することが可能である。
上述の変更の他には、回路130は図７に示されたものと
同じである。その結果として、19個の部分積ビットを７
つのタイミングセクション内で加算することが可能とな
る。換言すれば、タイミングセクションの数を増大させ
ることなく追加の部分積ビットに適応させることが可能
となる。更に、追加の部分積ビットと部分積ビット7,8
並びに部分積ビット17,18とを、部分積ビット9,10が追
加の部分積ビット（図示せず）と加算されるのと同様の
態様でそれぞれ加算することにより、回路130により適
応される部分積ビットの数を、タイミングセクションの
数を増大させることなく更に増大させることが可能であ
る。

【００５５】所望であれば、従来の設計の性能を増大さ
せるために、図８に示す技術を使用することも可能であ
る。例えば、図５の回路110が、13個の部分積ビットの
列を加算するために使用されるものとする。追加のタイ
ミングセクションを付加する代わりに、例えば部分積ビ
ット11,12を追加の部分積ビットと共に桁上げ保存型加
算器（図示せず）に入力することも可能である。次い
で、その図示しない桁上げ保存型加算器からの桁上げ出
力及び和出力を部分積ビット11,12の代わりに桁上げ保
存型加算器118及び桁上げ保存型加算器117にそれぞれ入
力することが可能である。同様にして、追加の部分積ビ
ットを部分積ビット9,10並びに部分積ビット7,8にそれ
ぞれ加算することが可能である。

【００５６】結果として、図７に示す技術を実行するこ
とにより、回路の複雑さを増大させることなく基数４の
性能を向上させることが可能となる。この性能は、図８
に示す技術を実施することにより更に向上させることが
可能である。その結果として、比較的単純であり且つ規
則的な配線の複雑さを有する基数４の実施形態にて、ウ
ォリスツリーに近い性能を達成することが可能となる。

【００５７】本発明の上記の実施形態、特にいずれの
「好適な」実施形態も、単なる可能性のある実施形態に
過ぎず、本発明の原理を明瞭に理解するために提示され
ているに過ぎないことを強調しておく。本発明の思想及
び原理から実質的に逸脱することなく、上記の実施形態
に対して多くの変更及び改変を行うことが可能である。
そのような変更及び改変がすべて、本発明の範囲内に含
まれ且つ添付の請求項によって保護されることが、意図
されている。

【００５８】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施態様を示す。 １．第１のオペランドと第２のオペランドとの乗算を行
う際に乗算器により生成される複数の部分積ビットから
なる列を加算する加算回路(130)であって、前記部分積
ビットの一部の第１の和を生成するよう構成された第１
の奇数／偶数加算回路アレイ(50,110)であって、前記第
１の和が第１の複数のビットにより規定されるものであ
る、第１の奇数／偶数加算回路アレイ(50,110)と、前記
部分積ビットの他の部分の第２の和を生成するよう構成
された第２の奇数／偶数加算回路アレイ(50,110)であっ
て、前記第２の和が第２の複数のビットにより規定され
るものである、第２の奇数／偶数加算回路アレイ(50,11
0)と、前記第１及び第２の複数のビットを受容して加算
するよう構成されたリニア加算器アレイ(146,147,148)
とを備えている、加算回路(130)。 ２．前記第１の奇数／偶数加算回路アレイ(50,110)が、
第１のリニア加算器アレイ(30)と第２のリニア加算器ア
レイ(30)とを含み、該第１のリニア加算器アレイ(30)
が、第１の加算器と第２の加算器とを含み、該第１の加
算器が、前記第２の加算器から及び他の加算器からの出
力を受容するよう構成されており、該他の加算器が、前
記部分積の前記一部からの複数の部分積ビットを受容す
るよう構成されている、前項1に記載の回路(130)。 ３．前記加算器の各々が桁上げ保存型加算器である、前
項２に記載の回路(130)。 ４．第１のオペランドと第２のオペランドとの乗算を行
う際に乗算器により生成される複数の部分積ビットから
なる列を加算する加算回路(130,150)であって、前記部
分積ビットのうちの第１の複数の部分積ビットを受容
し、該第１の複数の部分積ビットを加算し、及び該第１
の複数の部分積ビットに基づいて和ビット及び桁上げビ
ットを生成するよう構成された、少なくとも１つの加算
器(152,155,162,165)と、前記部分積ビットのうちの第
２の複数の部分積ビットを受容し、及び前記１つの加算
器(152,155,162,165)から前記和及び桁上げビットを受
容するよう構成された第１の奇数／偶数加算回路アレイ
(50,110)であって、前記和及び桁上げビットと前記第２
の複数の部分積ビットとを加算するよう更に構成されて
いる、第１の奇数／偶数加算回路アレイ(50,110)とを備
えている、加算回路(130,150)。 ５．前記第１の奇数／偶数加算回路アレイ(50,110)が、
第１のリニア加算器アレイ(30)と第２のリニア加算器ア
レイ(30)とを含み、該第１のリニア加算器アレイ(30)中
の１つの加算器が、該第１のリニアアレイ(30)内の加算
器以外の加算器からの出力を受容し、及び前記和ビット
を受容するように構成され、前記第２のリニア加算器ア
レイ(30)中の１つの加算器が、該第２のリニア加算器ア
レイ(30)内の加算器以外の加算器からの出力を受容し、
及び前記桁上げビットを受容するよう構成されている、
前項４に記載の回路(130,150)。 ６．前記部分積ビットのうちの第３の複数の部分積ビッ
トを受容し、及び該第３の複数の部分積ビットを加算す
るよう構成されている、第２の奇数／偶数加算回路アレ
イ(50,110)と、前記第１及び第２の奇数／偶数加算回路
アレイ(50,110)に接続され、該第１及び第２の奇数／偶
数加算回路アレイ(50,110)からの出力に基づいて積ビッ
トの桁上げセーブ式の表現を生成するよう構成された、
第３のリニア加算器アレイ(146,147,148)とを更に備え
ている、前項４に記載の回路(130,150)。 ７．第１のオペランドと第２のオペランドとの乗算を行
う際に乗算器により生成される複数の部分積ビットから
なる列を加算する方法であって、第１の奇数／偶数加算
回路アレイ(50,110)を配設し、第２の奇数／偶数加算回
路アレイ(50,110)を配設し、前記第１の奇数／偶数加算
回路アレイ(50,110)を介して前記部分積ビットのうちの
一部の第１の和を生成し、該第１の和が第１の複数のビ
ットにより規定されるものであり、前記第２の奇数／偶
数加算回路アレイ(50,110)を介して前記部分積ビットの
うちの他の部分の第２の和を生成し、該第２の和が第２
の複数のビットにより規定されるものであり、前記第１
及び第２の複数のビットを加算し、該加算ステップを介
して積ビットの桁上げ保存式の表現を形成する第３の複
数のビットを生成する、という各ステップを含む、方
法。 ８．前記第１の奇数／偶数加算回路アレイ(50,110)が、
第１のリニア加算器アレイ(30)と第２のリニア加算器ア
レイ(30)とを有しており、前記部分積ビットの前記部分
における前記部分積ビットのうちの１つを、前記部分積
ビットの前記部分における前記部分積ビット以外のもの
に加算して、第１の出力ビット及び第２の出力ビットを
生成し、前記第１のリニア加算器アレイ(30)中の加算器
のうちの１つに前記第１の出力ビットを転送し、前記第
２のリニア加算器アレイ(30)中の加算器のうちの１つに
前記第２の出力ビットを転送する、という各ステップを
更に含む、前項７に記載の方法。 ９．第１のオペランドと第２のオペランドとの乗算を行
う際に乗算器により生成される複数の部分積ビットから
なる列を加算する方法であって、加算器(152,155,162,1
65)を配設し、第１の奇数／偶数加算回路アレイ(50,11
0)を配設し、前記加算器(152,155,162,165)を介して前
記部分積ビットのうちの第１の複数の部分積ビットを加
算して和及び桁上げビットを生成し、前記第１の奇数／
偶数加算回路アレイ(50,110)に前記和及び桁上げビット
を転送し、前記第１の奇数／偶数加算回路アレイ(50,11
0)に前記部分積ビットのうちの第２の複数の部分積ビッ
トを転送し、前記第１の奇数／偶数加算回路アレイ(50,
110)を介して前記和及び桁上げビットと前記第２の複数
の部分積ビットとを加算し、前記第１の奇数／偶数加算
回路アレイ(50,110)を介した該加算ステップに基づいて
積ビットの桁上げ保存式の表現を生成する、という各ス
テップを含む、方法。 10．第２の奇数／偶数加算回路アレイ(50,110)を配設
し、前記部分積ビットのうちの第３の複数の部分積ビッ
トを前記第２の奇数／偶数加算回路アレイ(50,110)に転
送し、前記第３の複数の部分積ビットを前記第２の奇数
／偶数加算回路アレイ(50,110)を介して加算し、該第３
の複数の部分積ビットを加算するステップに基づいて前
記生成ステップを実行する、という各ステップを更に含
む、前項９に記載の方法。

【図面の簡単な説明】

【図１Ａ】３つの乗数ビット及びオペランド乗数を含む
基数４についての乗算テーブルである。

【図１Ｂ】４つの乗数ビット及びオペランド乗数を含む
基数８についての乗算テーブルである。

【図１Ｃ】最適ウォリスツリーアーキテクチャを使用し
てＫ個のオペランドについて必要とされる桁上げ保存型
加算器のレベル数を示す表である。

【図１Ｄ】部分積を有するブース２(基数４)を用いた乗
算の一例を示す説明図である。

【図１Ｅ】部分積を有するブース３(基数８)を用いた乗
算の一例を示す説明図である。

【図１Ｆ】算術和アレイ乗算器の一例を示すブロック図
である。

【図１Ｇ】奇数／偶数算術和アレイ乗算器の一例を示す
ブロック図である。

【図２Ａ】部分積の列を加算するための従来の算術和回
路を示すブロック図である。

【図２Ｂ】部分積の列を加算するための従来の算術和回
路を示すブロック図である。

【図３】２つのオペランドを乗算する際に基数４の乗算
器により生成された18個の部分積の列を加算するための
従来の奇数／偶数加算回路を示すブロック図である。

【図４】前述の２つのオペランドを乗算する際に基数４
の乗算器により生成された部分積の列を加算するための
従来のフルウォリスツリー加算回路を示すブロック図で
ある。

【図５】前述の２つのオペランドを乗算する際に基数８
の乗算器により生成された部分積の列を加算するための
従来の奇数／偶数加算回路を示すブロック図である。

【図６】本発明の技術による、部分積を有するブース２
(基数４の)を用いた乗算の一例を示す説明図である。

【図７】本発明による、複数のグループに分けられた部
分積の列を加算するための加算回路を示すブロック図で
ある。

【図８】図３、図５、及び／又は図７に示す奇数／偶数
回路のアレイ等の奇数／偶数加算回路アレイの性能を増
大させるために使用することが可能な技術を示す回路の
ブロック図である。

【符号の説明】

30 第１／第２のリニア加算器アレイ 50,110 奇数／偶数加算回路の第１／第２の
アレイ 130 加算回路 146,147,148 加算器 150 加算回路 152,155,162,165 加算器

フロントページの続き (72)発明者 ステファン・エル・バス アメリカ合衆国コロラド州80526，フォー トコリンズ，オマハ・コート・3515 (72)発明者 トーマス・ジェイ・サリバン アメリカ合衆国コロラド州80525，フォー トコリンズ，キングバーリィ・ドライブ・ 4325

Claims (1)

【特許請求の範囲】
1. 【請求項１】第１のオペランドと第２のオペランドとの
   乗算を行う際に乗算器により生成される複数の部分積ビ
   ットからなる列を加算する加算回路(130)であって、 前記部分積ビットの一部の第１の和を生成するよう構成
   された第１の奇数／偶数加算回路アレイ(50,110)であっ
   て、前記第１の和が第１の複数のビットにより規定され
   るものである、第１の奇数／偶数加算回路アレイ(50,11
   0)と、 前記部分積ビットの他の部分の第２の和を生成するよう
   構成された第２の奇数／偶数加算回路アレイ(50,110)で
   あって、前記第２の和が第２の複数のビットにより規定
   されるものである、第２の奇数／偶数加算回路アレイ(5
   0,110)と、 前記第１及び第２の複数のビットを受容して加算するよ
   う構成されたリニア加算器アレイ(146,147,148)とを備
   えている、加算回路(130)。