JPH06242928A - 加算器およびこれを用いた乗算回路 - Google Patents

加算器およびこれを用いた乗算回路

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JPH06242928A
JPH06242928A JP5031042A JP3104293A JPH06242928A JP H06242928 A JPH06242928 A JP H06242928A JP 5031042 A JP5031042 A JP 5031042A JP 3104293 A JP3104293 A JP 3104293A JP H06242928 A JPH06242928 A JP H06242928A
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logical
nand
gate
adder
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JP5031042A
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Yasuhiko Hagiwara
靖彦 萩原
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NEC Corp
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Abstract

(57)【要約】 【目的】ｎビットの２値の乗算における部分積の総和を
高速に求め、ｎが大きくても遅延時間を短かくかつチッ
プ面積を小さく抑えられる乗算回路を提供する。 【構成】ｉｎ０，ｉｎ１およびｉｎ２，ｉｎ３により各
々Ａ１，Ａ２を出力するＮＡＮＤゲート１，２と、Ａ
１，Ａ２の供給を受けｃｏｕｔを出力するＮＡＮＤゲー
ト３と、ｉｎ０，ｉｎ１およびｉｎ２，ｉｎ３の供給を
受け各々Ｏ１，Ｏ２を出力するＯＲゲート４，５と、Ａ
１，Ｏ１およびＡ２，Ｏ２によりＡ４，Ａ５を各々出力
するＮＡＮＤゲート６，７と、Ａ１，Ａ５およびＡ２，
Ａ４の供給を受けＮ１，Ｎ２を各々出力するＮＯＲゲー
ト８，９と、Ａ４，Ａ５およびｃｉｎ，Ｅ１の供給を受
け各々出力Ｅ１およびｓｕｍを供給する排他的論理和ゲ
ート１０，１１と、ｃｉｎ，Ｅ１によりＡＡ１を出力す
るＡＮＤゲート１２と、Ｎ１，Ｎ２とＡＡ１との供給を
受けＮ３を供給するＮＯＲゲート１３と、Ｎ３の供給を
受けｃａｒｒｙを出力するインバータ１４とを備える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は加算器およびこれを用い
た乗算回路に関し、特に乗算回路の中間和の生成用の加
算器およびこれを用いた乗算回路に関する。
【０００２】
【従来の技術】従来、集積回路を用いて形成される２進
数乗算回路、すなわちｎビットの２数の乗算回路は、被
乗数Ｘおよび乗数Ｙの各ビット毎の論理積を取ってｎ個
のｎビット部分積を生成し、それらの総和を求めること
により乗算を行う。総和を求める方法は、全加算器列を
３入力２出力加算器として用いて、中間和の総数をｎ→
２／３ｎ→４／９ｎと順に２／３倍にして最終的に中間
和を２個にまで減らし、通常の２入力１出力加算器で総
和を計算する方法があり、これをワレス型乗算回路と呼
ぶ。ここで言う３入力２出力加算器とは、与えられた３
つの入力ａ、ｂ、ｃに対して、ｃ＋ｄ＝ａ＋ｂ＋ｃを満
たす２つの出力ｃ，ｄを求める回路である。
【０００３】図３は従来のｎビットの２数を乗算するワ
レス型乗算回路の一例を示す構成図である。図２に示す
ように、従来の乗算回路は、部分積生成部１１Ｂ〜Ｂ１
６Ｂと、全加算器列２１Ｂ〜２３Ｂとから成る中間和生
成部２０Ｂと、２入力の加算器３１Ｂとを有している。
まず、部分積生成部１１Ｂ〜１６Ｂを使ってｎビットの
被乗数Ｘとｎビットの乗数Ｙ（Ｙ１，Ｙ２，Ｙ３，…Ｙ
ｎ）とから、Ｘ×Ｙ１、Ｘ×Ｙ２、…Ｘ×Ｙｎのｎ個の
部分積Ｂ４１〜Ｂ４７を求める。次に第一段目の全加算
器列２１Ｂは部分積Ｂ４１〜Ｂ４３を入力し、中間和Ｂ
５１，Ｂ５２を出力する。このように第１段目の全加算
器列２１Ｂによって、中間和の数が２／３ｎ個に減る。
さらに、第２段目の全加算器列２３Ｂを使って中間和の
数を４／９ｎ個に減らす。最終的には全加算器列の（ｌ
ｏｇｎ）／（ｌｏｇ１．５）の段数で中間和は２個にな
る。最後にこれら２つの中間和の和を加算器３１Ｂを使
って求め、これを積Ｂ６０とする。
【０００４】以上のワレス型乗算回路は桁上げ保存加算
器ツリーとも呼ばれ、例えば、特開平１−２３０１２７
等に記載されているものである。
【０００５】
【発明が解決しようとする課題】上述した従来の加算器
は、３入力２出力の全加算器であり、乗算における２個
の中間和への低減過程に用いられていたが、上記２個の
中間和への低減過程における演算速度が遅く、部分積生
成過程と上記２個の中間和への低減過程と２入力加算器
の演算時間との総和である上記乗算の遅延時間の大部分
を占め高速化の抑圧要因となるという欠点があった。
【０００６】本発明の目的は、上記２個の中間和への低
減過程を高速化することにより上記抑圧要因を改善し高
速な乗算回路を実現できる加算器を提供することにあ
る。
【０００７】
【課題を解決するための手段】本発明の加算器は、第
１，第２，第３および第４の入力の供給を受け前記第１
および第２の入力の論理積である第１の論理値と前記第
３および第４の入力の論理積である第２の論理値との論
理和を第１の出力として出力する第１の論理回路と、前
記第１の論理値と前記第１および第２の入力の論理和の
反転値との論理和である第３の論理値を出力する第２の
論理回路と、前記第２の論理値と前記第３および第４の
入力の論理和との反転値との論理和である第４の論理値
を出力する第３の論理回路と、前記第３および第４の論
理値の排他的論理和である第５の論理値を出力する第４
の論理回路と、前記第５の論理値と第５の入力との排他
的論理和を第２の出力として出力する第５の論理回路
と、前記第１の論理値と前記第４の論理値との論理積と
前記第２の論理値と前記第３の論理値との論理積と前記
第５の入力と前記第５の論理値との論理積との論理和演
算を行ない第３の出力を出力する第６の論理回路とを備
えて構成されている。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
【０００９】図１は本発明の加算器の一実施例を示すブ
ロック図である。
【００１０】本実施例の加算器は、図１に示すように、
入力ｉｎ０，ｉｎ１の供給を受けＮＡＮＤ出力Ａ１を出
力するＮＡＮＤゲート１と、入力ｉｎ２，ｉｎ３の供給
を受けＮＡＮＤ出力Ａ２を出力するＮＡＮＤゲート２
と、ＮＡＮＤ出力Ａ１，Ａ２の供給を受け出力ｃｏｕｔ
を出力するＮＡＮＤゲート３と、入力ｉｎ０，ｉｎ１の
供給を受けＯＲ出力Ｏ１を供給するＯＲゲート４と、入
力ｉｎ２，ｉｎ３の供給を受けＯＲ出力Ｏ２を供給する
ＯＲゲート５と、ＮＡＮＤ出力Ａ１とＯＲ出力Ｏ１との
供給を受けＮＡＮＤ出力Ａ４を出力するＮＡＮＤゲート
６と、ＮＡＮＤ出力Ａ２とＯＲ出力Ｏ２との供給を受け
ＮＡＮＤ出力Ａ５を出力するＮＡＮＤゲート７と、ＮＡ
ＮＤ出力Ａ１，Ａ５の供給を受けＮＯＲ出力Ｎ１を出力
するＮＯＲゲート８と、ＮＡＮＤ出力Ａ２，Ａ４の供給
を受けＮＯＲ出力Ｎ２を出力するＮＯＲゲート９と、Ｎ
ＡＮＤ出力Ａ４，Ａ５の供給を受け排他的論理和出力Ｅ
１を供給する排他的論理和ゲート１０と、入力ｃｉｎと
排他的論理和出力Ｅ１との供給を受け出力ｓｕｍを供給
する排他的論理和ゲート１１と、入力ｃｉｎと排他的論
理和出力Ｅ１との供給を受けＡＮＤ出力ＡＡ１を供給す
るＡＮＤゲート１２と、ＮＯＲ出力Ｎ１，Ｎ２とＡＮＤ
出力ＡＡ１との供給を受けＮＯＲ出力Ｎ３を供給するＮ
ＯＲゲート１３と、ＮＯＲ出力Ｎ３の供給を受け出力ｃ
ａｒｒｙを供給するインバータ１４とを備える。
【００１１】ＯＲゲート４とＮＡＮＤゲート６、ＯＲゲ
ート５とＮＡＮＤゲート７、およびＡＮＤゲート１２と
ＮＯＲゲート１３のそれぞれは、ＣＭＯＳ複合ゲートに
より構成される。
【００１２】次に、本実施例の動作について説明する。
【００１３】図２は本発明の加算器を用いた乗算回路の
一構成例である。図２に示すように、本発明の加算器を
用いたｎビットの２数の乗算回路は、部分積生成部１１
Ａ〜１６Ａと、本発明による４入力２出力の加算器２１
Ａ〜２３Ａとから成る中間和生成部２０Ａと、２入力の
加算器３１Ａとを有している。まず、部分積生成部１１
Ａ〜１６Ａでｎビットの被乗数Ｘとｎビットの乗数Ｙ
（Ｙ１，Ｙ２，Ｙ３，…Ｙｎ）から、Ｘ×Ｙ１，Ｘ×Ｙ
２，…Ｘ×Ｙｎのｎ個の部分積Ａ４１〜Ａ４７を求め
る。次に第１段目の加算器２１Ａは部分積Ａ４１〜Ａ４
４を入力し、中間和Ａ５１、Ａ５２を出力する。このよ
うに一段目の加算器により中間和の数は１／４ｎ個に減
らす。最終的には（ｌｏｇｎ）／（ｌｏｇ２）の加算器
段数で中間和は２個になる。最後に２つの中間和の和を
加算器３１Ａを使って求め、これを積Ａ６０とする。
【００１４】この時、４入力２出力の加算器２１Ａ〜２
３Ａを使って中間和を２個にまで低減する時間は、これ
ら加算器２１Ａ〜２３Ａの遅延時間をτ４とした時に、
τ４×（ｌｏｇｎ）／（ｌｏｇ２）で表される。一方ワ
レス型乗算回路において中間和を２個にまで減らす時間
は、従来の全加算器の遅延時間をτ３とした時に、τ３
×（ｌｏｇｎ）／（ｌｏｇ１．５）で表されている。そ
こで本実施例の加算器２１Ａ〜２３Ａの遅延時間τ４が τ４＜τ３×ｌｏｇ２÷ｌｏｇ１．５≒τ３×１．７…（１） を満たされれば乗算回路を高速化できることになる。本
実施例の加算器は上記条件を充分満足するものである。
【００１５】
【発明の効果】以上説明したように、本発明の加算器
は、従来のワレス型乗算回路の演算時間の大部分を占め
ている２個の中間和への低減過程を高速化することによ
り、乗算回路を高速化できるという効果がある。
【図面の簡単な説明】
【図１】本発明の加算器の一実施例を示す回路図であ
る。
【図２】本実施例の加算器を用いた乗算回路の一例を示
すブロック図である。
【図３】従来の加算器を用いた乗算回路のブロック図で
ある。
【符号の説明】
１〜３，６，７ ＮＡＮＤ回路 ４，５ ＯＲ回路 ８，９，１３ ＮＯＲ回路 １０，１１ 排他的論理和回路 １２ ＡＮＤ回路 １４ インバータ １１Ａ〜１６Ａ，１１Ｂ〜１６Ｂ 部分積生成部 ２０Ａ，２０Ｂ 中間和生成回路 ２１Ａ〜２３Ａ，３１Ａ，３１Ｂ 加算器 ２１Ｂ〜２３Ｂ 全加算器列

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 第１，第２，第３および第４の入力の供
    給を受け前記第１および第２の入力の論理積である第１
    の論理値と前記第３および第４の入力の論理積である第
    ２の論理値との論理和を第１の出力として出力する第１
    の論理回路と、 前記第１の論理値と前記第１および第２の入力の論理和
    の反転値との論理和である第３の論理値を出力する第２
    の論理回路と、 前記第２の論理値と前記第３および第４の入力の論理和
    との反転値との論理和である第４の論理値を出力する第
    ３の論理回路と、 前記第３および第４の論理値の排他的論理和である第５
    の論理値を出力する第４の論理回路と、 前記第５の論理値と第５の入力との排他的論理和を第２
    の出力として出力する第５の論理回路と、 前記第１の論理値と前記第４の論理値との論理積と前記
    第２の論理値と前記第３の論理値との論理積と前記第５
    の入力と前記第５の論理値との論理積との論理和演算を
    行ない第３の出力を出力する第６の論理回路とを備える
    ことを特徴とする加算器。
  2. 【請求項２】 前記第１の論理回路が前記第１，第２お
    よび第３，第４の入力の供給をそれぞれ受け第１および
    第２のＮＡＮＤ出力をそれぞれ供給する第１および第２
    のＮＡＮＤゲートと、前記第１および第２のＮＡＮＤ出
    力の供給を受け前記第１の出力を供給する第３のＮＡＮ
    Ｄゲートとを備え、 前記第２の論理回路が前記第１および第２の入力の供給
    を受け第１のＯＲ出力を供給する第１のＯＲゲートと前
    記第１のＮＡＮＤ出力と前記第１のＯＲ出力との供給を
    受け第４のＮＡＮＤ出力を供給する第４のＮＡＮＤゲー
    トとを備え、 前記第３の論理回路が前記第３および第４の入力の供給
    を受け第２のＯＲ出力を供給する第２のＯＲゲートと前
    記第２のＮＡＮＤ出力と前記第２のＯＲ出力との供給を
    受け第５のＮＡＮＤ出力を供給する第５のＮＡＮＤゲー
    トとを備え、 前記第４の論理回路が前記第４および第５のＮＡＮＤ出
    力の供給を受け第１の排他的論理和出力を供給する第１
    の排他的論理和ゲートを備え、 前記第５の論理回路が第５の入力と前記第１の排他的論
    理和出力との供給を受け和出力である第２の排他的論理
    和出力を供給する第２の排他的論理和ゲートを備え、 前記第６の論理回路が前記第１および第５のＮＡＮＤ出
    力の供給を受け第１のＮＯＲ出力を供給する第１のＮＯ
    Ｒゲートと、前記第２および第４のＮＡＮＤ出力の供給
    を受け第２のＮＯＲ出力を供給する第２のＮＯＲゲート
    と、前記第５の入力と前記第１の排他的論理和出力との
    供給を受けＡＮＤ出力を供給するＡＮＤゲートと、前記
    第１および第２のＮＯＲ出力と前記ＡＮＤ出力との供給
    を受け第３のＮＯＲ出力を供給する第３のＮＯＲゲート
    と、前記第３のＮＯＲ出力の供給を受け桁上げ出力であ
    る反転出力を供給するインバータとを備えることを特徴
    とする請求項１記載の加算器。
  3. 【請求項３】 ｎビットの被乗数とｎビットの乗数の各
    々のビット毎の積であるｎ個の部分積を生成する部分積
    生成回路と、 前記ｎ個の部分積のうちの４個毎に加算処理しそれぞれ
    ２個の第一の中間話を生成するとともに前記第一の中間
    話の４個毎にされに加算処理を反復し最終的に２個の第
    二の中間和を生成する複数の第一の加算器から成る中間
    和生成回路と、 前記２個の第二の中間和を加算する第二の加算器とを備
    えた乗算回路において、 前記第一の加算器が請求項１記載の加算器であることを
    特徴とする乗算回路。
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