JP2518551B2 - 多入力加算回路 - Google Patents
多入力加算回路Info
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- JP2518551B2 JP2518551B2 JP2294697A JP29469790A JP2518551B2 JP 2518551 B2 JP2518551 B2 JP 2518551B2 JP 2294697 A JP2294697 A JP 2294697A JP 29469790 A JP29469790 A JP 29469790A JP 2518551 B2 JP2518551 B2 JP 2518551B2
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Description
【発明の詳細な説明】 〔概要〕 多入力加算回路、特に下位桁からの中間桁上げ入力を
含む５入力加算回路に関し、 論理構成を工夫することにより、回路の使用素子数を
削減することを目的とし、 第１入力信号と第２入力信号の排他的論理和をとって
第１排他的論理和信号を出力する第１排他的論理和回路
と、第３入力信号と第４入力信号の排他的論理和をとっ
て第２排他的論理和信号を出力する第２排他的論理和回
路と、第１入力信号と第２入力信号の論理積をとって第
１論理積信号を出力する第１論理積回路と、第３入力信
号と第４入力信号の論理積をとって第２論理積信号を出
力する第２論理積回路と、第１排他的論理和信号と第２
排他的論理和信号の排他的論理和をとって第３排他的論
理和信号を出力する第３排他的論理和回路と、第５入力
信号と第３排他的論理和信号の排他的論理和をとって第
４排他的論理和信号を出力する第４排他的論理和回路
と、第１論理積信号と第２論理積信号の論理和をとって
第１論理和信号を出力する第１論理和回路と、第１排他
的論理和信号、第２排他的論理和信号、第１論理積信号
および第２論理積信号の各論理の組み合わせによって決
まる所定の論理信号を出力する論理回路と、第５入力信
号と第３排他的論理和信号の論理積をとって第３論理積
信号を出力する第３論理積回路と、第３論理積信号と前
記所定の論理信号の論理和をとって第２論理和信号を出
力する第２論理和回路と、を具備し、前記所定の論理信
号を出力する論理回路が、第１論理積信号と第２論理積
信号の論理積をとって第４論理積信号を出力する第４論
理積回路と、第１排他的論理和信号と第２排他的論理和
信号の論理積をとって第５論理積信号を出力する第５論
理積回路と、第４論理積信号と第５論理積信号の論理和
をとって前記所定の論理信号としての第３論理和信号を
出力する第３論理和回路と、を備えることを特徴とし、 または、前記所定の論理信号を出力する論理回路が、
第１排他的論理和信号と第２論理積信号の論理和をとっ
て第４論理和信号を出力する第４論理和回路と、第２排
他的論理和信号と第１論理積信号の論理和をとって第５
論理和信号を出力する第５論理和回路と、第４論理和信
号と第５論理和信号の論理積をとって前記所定の論理信
号としての第６論理積信号を出力する第６論理積回路
と、を備えることを特徴とする。
含む５入力加算回路に関し、 論理構成を工夫することにより、回路の使用素子数を
削減することを目的とし、 第１入力信号と第２入力信号の排他的論理和をとって
第１排他的論理和信号を出力する第１排他的論理和回路
と、第３入力信号と第４入力信号の排他的論理和をとっ
て第２排他的論理和信号を出力する第２排他的論理和回
路と、第１入力信号と第２入力信号の論理積をとって第
１論理積信号を出力する第１論理積回路と、第３入力信
号と第４入力信号の論理積をとって第２論理積信号を出
力する第２論理積回路と、第１排他的論理和信号と第２
排他的論理和信号の排他的論理和をとって第３排他的論
理和信号を出力する第３排他的論理和回路と、第５入力
信号と第３排他的論理和信号の排他的論理和をとって第
４排他的論理和信号を出力する第４排他的論理和回路
と、第１論理積信号と第２論理積信号の論理和をとって
第１論理和信号を出力する第１論理和回路と、第１排他
的論理和信号、第２排他的論理和信号、第１論理積信号
および第２論理積信号の各論理の組み合わせによって決
まる所定の論理信号を出力する論理回路と、第５入力信
号と第３排他的論理和信号の論理積をとって第３論理積
信号を出力する第３論理積回路と、第３論理積信号と前
記所定の論理信号の論理和をとって第２論理和信号を出
力する第２論理和回路と、を具備し、前記所定の論理信
号を出力する論理回路が、第１論理積信号と第２論理積
信号の論理積をとって第４論理積信号を出力する第４論
理積回路と、第１排他的論理和信号と第２排他的論理和
信号の論理積をとって第５論理積信号を出力する第５論
理積回路と、第４論理積信号と第５論理積信号の論理和
をとって前記所定の論理信号としての第３論理和信号を
出力する第３論理和回路と、を備えることを特徴とし、 または、前記所定の論理信号を出力する論理回路が、
第１排他的論理和信号と第２論理積信号の論理和をとっ
て第４論理和信号を出力する第４論理和回路と、第２排
他的論理和信号と第１論理積信号の論理和をとって第５
論理和信号を出力する第５論理和回路と、第４論理和信
号と第５論理和信号の論理積をとって前記所定の論理信
号としての第６論理積信号を出力する第６論理積回路
と、を備えることを特徴とする。
本発明は、乗算回路の部分積加算などに適用する多入
力加算回路に関し、特に下位桁からの中間桁上げ入力を
含む５入力加算回路に関する。
力加算回路に関し、特に下位桁からの中間桁上げ入力を
含む５入力加算回路に関する。
一般に、ｎビットのディジタルデータ同士の並列乗算
処理（ai×bi、但しｉは０〜ｎ−１）は、第４図にｎ＝
８の例を示すように、ｎ段×ｎ個（64個）の部分積（a0
b0〜a7b7）を求めた後、それぞれの段の同位桁の部分積
同士を加算処理する。
処理（ai×bi、但しｉは０〜ｎ−１）は、第４図にｎ＝
８の例を示すように、ｎ段×ｎ個（64個）の部分積（a0
b0〜a7b7）を求めた後、それぞれの段の同位桁の部分積
同士を加算処理する。
かかる部分積加算処理における桁数は2n−１桁（この
例ではP0〜P14）となり、しかも、同位桁同士の部分積
の加算個数が最大でｎ個（図中点線で囲んだ部分を参
照）となる。このことは、部分積加算処理部の構成の複
雑化や加算処理時間の増大を招く要因であり、回路構成
の工夫が求められる。
例ではP0〜P14）となり、しかも、同位桁同士の部分積
の加算個数が最大でｎ個（図中点線で囲んだ部分を参
照）となる。このことは、部分積加算処理部の構成の複
雑化や加算処理時間の増大を招く要因であり、回路構成
の工夫が求められる。
第５図は８個の部分積加算を行う８入力ワレストリー
（wallace tree）回路（以下、8W）の一例である。
（wallace tree）回路（以下、8W）の一例である。
この図において、x1〜x8はそれぞれが１つの部分積に
対応する入力であり、x6〜x7の３入力とx3〜x5の３入力
を１段目の２つの１ビット全加算器（以下、3W）30、31
にそれぞれ入力し、残りのx1、x2の２入力を２段目の１
つの3W32に入力するとともに、１段目の２つの3W30、31
の各加算結果を２段目の２つの3W32、33に入力する。そ
して、２段目の２つの3W32、33の各加算結果を３、４段
目の3W34、35に入力し、下位桁からの中間桁上げCinを
２段目以下の各3W32〜35に入力するとともに、１段目か
ら３段目までの各3W30〜34の中間桁上げCoutを上位桁へ
出力する。なお、Cin、Coutに付した（）内の数字は、
左側が加算段、右側が当該加算段における3Wの位置（１
は図面の左、２は図面の右）を表している。
対応する入力であり、x6〜x7の３入力とx3〜x5の３入力
を１段目の２つの１ビット全加算器（以下、3W）30、31
にそれぞれ入力し、残りのx1、x2の２入力を２段目の１
つの3W32に入力するとともに、１段目の２つの3W30、31
の各加算結果を２段目の２つの3W32、33に入力する。そ
して、２段目の２つの3W32、33の各加算結果を３、４段
目の3W34、35に入力し、下位桁からの中間桁上げCinを
２段目以下の各3W32〜35に入力するとともに、１段目か
ら３段目までの各3W30〜34の中間桁上げCoutを上位桁へ
出力する。なお、Cin、Coutに付した（）内の数字は、
左側が加算段、右側が当該加算段における3Wの位置（１
は図面の左、２は図面の右）を表している。
これによれば、６個の１ビット全加算器で８入力ワレ
ストリー回路を構成でき、処理時間は、１ビット全加算
器の処理時間をτとすれば、τ×段数＝４τで与えられ
る。
ストリー回路を構成でき、処理時間は、１ビット全加算
器の処理時間をτとすれば、τ×段数＝４τで与えられ
る。
ところで、第６図は２個の3Wを用いた４入力ワレスト
リー回路、正確には下位桁からの中間桁上げ入力を含む
１×４入力ワレストリー回路（以下、中間桁上げ入力を
省略して4Wという）の構成図である。この4Wの構成は、
第５図において、１段目の3W30と２段目の3W32の組、１
段目の3W31と２段目の3W33の組、および、３段目の3W34
と４段目の3W35の組、と同一である。
リー回路、正確には下位桁からの中間桁上げ入力を含む
１×４入力ワレストリー回路（以下、中間桁上げ入力を
省略して4Wという）の構成図である。この4Wの構成は、
第５図において、１段目の3W30と２段目の3W32の組、１
段目の3W31と２段目の3W33の組、および、３段目の3W34
と４段目の3W35の組、と同一である。
すなわち、第５図の８入力ワレストリー回路は、第７
図に示すように、３個の基本回路（4W）40〜42の繰り返
しによって構成することができ、レイアウト容易性を向
上することができる。
図に示すように、３個の基本回路（4W）40〜42の繰り返
しによって構成することができ、レイアウト容易性を向
上することができる。
ここで、4Wのゲートレベルの構成例として、第８図に
示すものが知られている。
示すものが知られている。
４つの入力xi（ｉは１〜４、以下同様）および下位桁
からの中間桁上げCinを第１の回路Ａによって加算し、
その加算結果Ｓと最終桁上げＣを出力するとともに、xi
を第２の回路Ｂにも与え、この回路Ｂから上位桁への中
間桁上げCoutを出力する。
からの中間桁上げCinを第１の回路Ａによって加算し、
その加算結果Ｓと最終桁上げＣを出力するとともに、xi
を第２の回路Ｂにも与え、この回路Ｂから上位桁への中
間桁上げCoutを出力する。
この4Wのクリティカルパスは、７ユニットディレイ
（図中の破線参照）となり、例えば、８入力の加算処理
の処理時間を３τとすることができる。但し、１つのイ
クスクルーシブオアゲート（以下、EOR）を２ユニッ
ト、同じくノアゲート（以下、NOR）を１ユニット、イ
ンバータゲート（以下、INV）を１ユニットと数えた場
合である。
（図中の破線参照）となり、例えば、８入力の加算処理
の処理時間を３τとすることができる。但し、１つのイ
クスクルーシブオアゲート（以下、EOR）を２ユニッ
ト、同じくノアゲート（以下、NOR）を１ユニット、イ
ンバータゲート（以下、INV）を１ユニットと数えた場
合である。
しかしながら、かかる従来の多入力加算回路にあって
は、回路全体の使用素子数が多いといった問題点があっ
た。
は、回路全体の使用素子数が多いといった問題点があっ
た。
すなわち、第８図中のEORゲートは第９図に示すよう
に、NORゲートと1AND/1NOR複合ゲートから構成され、前
者が４素子、後者が６素子（合計10素子）であり、ま
た、第８図中の2OR/1NAND複合ゲートが８素子、2AND/1N
OR複合ゲートが８素子、1AND/1NOR複合ゲートが６素
子、NANDゲートが４素子、INVゲートが２素子であるか
ら、 EORゲート ×４個×10素子＝40素子 NORゲート ×１個×４素子＝４素子 INVゲート ×２個×２素子＝４素子 1AND/1NOR複合ゲート ×１個×６素子＝６素子 2OR/1NAND複合ゲート ×１個×８素子＝８素子 2AND/1NOR複合ゲート ×１個×８素子＝８素子 ［但し、これらの素子数は、各ゲートをCMOS構成とした
場合の数である］ したがって、［40＋４＋４＋６＋８＋８＝70］となり、
4W全体の使用素子数が全部で70素子となる。
に、NORゲートと1AND/1NOR複合ゲートから構成され、前
者が４素子、後者が６素子（合計10素子）であり、ま
た、第８図中の2OR/1NAND複合ゲートが８素子、2AND/1N
OR複合ゲートが８素子、1AND/1NOR複合ゲートが６素
子、NANDゲートが４素子、INVゲートが２素子であるか
ら、 EORゲート ×４個×10素子＝40素子 NORゲート ×１個×４素子＝４素子 INVゲート ×２個×２素子＝４素子 1AND/1NOR複合ゲート ×１個×６素子＝６素子 2OR/1NAND複合ゲート ×１個×８素子＝８素子 2AND/1NOR複合ゲート ×１個×８素子＝８素子 ［但し、これらの素子数は、各ゲートをCMOS構成とした
場合の数である］ したがって、［40＋４＋４＋６＋８＋８＝70］となり、
4W全体の使用素子数が全部で70素子となる。
一方、１ビット全加算器（3W）は１つが30素子で構成
されるので、２つの3Wによって4Wを構成した場合には全
体で60素子となり、双方を比較すると、第８図の4Wの素
子数が17％増しとなる。
されるので、２つの3Wによって4Wを構成した場合には全
体で60素子となり、双方を比較すると、第８図の4Wの素
子数が17％増しとなる。
本発明は、このような問題点を鑑みてなされたもの
で、論理構成を工夫することにより、回路の使用素子数
を削減することを目的としている。
で、論理構成を工夫することにより、回路の使用素子数
を削減することを目的としている。
本発明は、上記目的を達成するためその原理構成図を
第１図（ａ）に示すように、第１入力信号と第２入力信
号の排他的論理和をとって第１排他的論理和信号を出力
する第１排他的論理和回路ａと、第３入力信号と第４入
力信号の排他的論理和をとって第２排他的論理和信号を
出力する第２排他的論理和回路ｂと、第１入力信号と第
２入力信号の論理積をとって第１論理積信号を出力する
第１論理積回路ｃと、第３入力信号と第４入力信号の論
理積をとって第２論理積信号を出力する第２論理積回路
ｄと、第１排他的論理和信号と第２排他的論理和信号の
排他的論理和をとって第３排他的論理和信号を出力する
第３排他的論理和回路ｅと、第５入力信号と第３排他的
論理和信号の排他的論理和をとって第４排他的論理和信
号を出力する第４排他的論理和回路ｆと、第１論理積信
号と第２論理積信号の論理和をとって第１論理和信号を
出力する第１論理和回路ｇと、第１排他的論理和信号、
第２排他的論理和信号、第１論理積信号および第２論理
積信号の各論理の組み合わせによって決まる所定の論理
信号を出力する論理回路ｈと、第５入力信号と第３排他
的論理和信号の論理積をとって第３論理積信号を出力す
る第３論理積回路ｉと、第３論理積信号と前記所定の論
理信号の論理和をとって第２論理和信号を出力する第２
論理和回路ｊと、を具備し、前記所定の論理信号を出力
する論理回路が、第１論理積信号と第２論理積信号の論
理積をとって第４論理積信号を出力する第４論理積回路
ｋと、第１排他的論理和信号と第２排他的論理和信号の
論理積をとって第５論理積信号を出力する第５論理積回
路１と、第４論理積信号と第５論理積信号の論理和をと
って前記所定の論理信号としての第３論理和信号を出力
する第３論理和回路ｍと、を備えることを特徴とし、 または、その原理構成図を第１図（ｂ）に示すよう
に、前記所定の論理積信号を出力する論理回路が、第１
排他的論理和信号と第２論理積信号の論理和をとって第
４論理和信号を出力する第４論理和回路ｎと、第２排他
的論理和信号と第１論理積信号の論理和をとって第５論
理和信号を出力する第５論理和回路ｏと、第４論理和信
号と第５論理和信号の論理積をとって前記所定の論理信
号としての第６論理積信号を出力する第６論理積回路ｐ
と、を備えることを特徴とする。
第１図（ａ）に示すように、第１入力信号と第２入力信
号の排他的論理和をとって第１排他的論理和信号を出力
する第１排他的論理和回路ａと、第３入力信号と第４入
力信号の排他的論理和をとって第２排他的論理和信号を
出力する第２排他的論理和回路ｂと、第１入力信号と第
２入力信号の論理積をとって第１論理積信号を出力する
第１論理積回路ｃと、第３入力信号と第４入力信号の論
理積をとって第２論理積信号を出力する第２論理積回路
ｄと、第１排他的論理和信号と第２排他的論理和信号の
排他的論理和をとって第３排他的論理和信号を出力する
第３排他的論理和回路ｅと、第５入力信号と第３排他的
論理和信号の排他的論理和をとって第４排他的論理和信
号を出力する第４排他的論理和回路ｆと、第１論理積信
号と第２論理積信号の論理和をとって第１論理和信号を
出力する第１論理和回路ｇと、第１排他的論理和信号、
第２排他的論理和信号、第１論理積信号および第２論理
積信号の各論理の組み合わせによって決まる所定の論理
信号を出力する論理回路ｈと、第５入力信号と第３排他
的論理和信号の論理積をとって第３論理積信号を出力す
る第３論理積回路ｉと、第３論理積信号と前記所定の論
理信号の論理和をとって第２論理和信号を出力する第２
論理和回路ｊと、を具備し、前記所定の論理信号を出力
する論理回路が、第１論理積信号と第２論理積信号の論
理積をとって第４論理積信号を出力する第４論理積回路
ｋと、第１排他的論理和信号と第２排他的論理和信号の
論理積をとって第５論理積信号を出力する第５論理積回
路１と、第４論理積信号と第５論理積信号の論理和をと
って前記所定の論理信号としての第３論理和信号を出力
する第３論理和回路ｍと、を備えることを特徴とし、 または、その原理構成図を第１図（ｂ）に示すよう
に、前記所定の論理積信号を出力する論理回路が、第１
排他的論理和信号と第２論理積信号の論理和をとって第
４論理和信号を出力する第４論理和回路ｎと、第２排他
的論理和信号と第１論理積信号の論理和をとって第５論
理和信号を出力する第５論理和回路ｏと、第４論理和信
号と第５論理和信号の論理積をとって前記所定の論理信
号としての第６論理積信号を出力する第６論理積回路ｐ
と、を備えることを特徴とする。
本発明では、第１入力信号をX1、第２入力信号をX2、
第３入力信号をX3、第４入力信号をX4、第５入力信号を
Cin、第２排他的論理和信号をＳ、第５論理積信号をC
out、第５論理和信号をＣとすると、 当該桁の加算結果（Ｓ）は、 Ｓ＝X1X2X3X4Cin で表され、 上位桁への中間桁上げ、（Cout）は、 Cout＝X1・X2＋X3・X4 で表され、 当該桁の最終桁上げ（Ｃ）は、 Ｃ＝Ｄ＋（X1X2X3X4）・Cin 但し、Ｄ＝（X1X2）・（X3X4） ＋X1・X2＋X3・X4 または、Ｄ＝（X1X2）・X3・X4 ＋（X3X4）・X1・X2 で表される。なお、＋は論理和、・は論理積、は排他
的論理和を表すものとする。以下同様。
第３入力信号をX3、第４入力信号をX4、第５入力信号を
Cin、第２排他的論理和信号をＳ、第５論理積信号をC
out、第５論理和信号をＣとすると、 当該桁の加算結果（Ｓ）は、 Ｓ＝X1X2X3X4Cin で表され、 上位桁への中間桁上げ、（Cout）は、 Cout＝X1・X2＋X3・X4 で表され、 当該桁の最終桁上げ（Ｃ）は、 Ｃ＝Ｄ＋（X1X2X3X4）・Cin 但し、Ｄ＝（X1X2）・（X3X4） ＋X1・X2＋X3・X4 または、Ｄ＝（X1X2）・X3・X4 ＋（X3X4）・X1・X2 で表される。なお、＋は論理和、・は論理積、は排他
的論理和を表すものとする。以下同様。
信号Ｃの論理式は、例えば2OR/1NAND複合ゲート（８
素子）、1AND/1NOR複合ゲート（６素子）およびINVゲー
ト（２素子）によって実現でき、したがって、信号Ｃを
生成するためだけの総素子数は（８＋６＋２＝16）素子
となる。
素子）、1AND/1NOR複合ゲート（６素子）およびINVゲー
ト（２素子）によって実現でき、したがって、信号Ｃを
生成するためだけの総素子数は（８＋６＋２＝16）素子
となる。
一方、従来の多入力加算回路（第８図参照）における
CoutおよびＣの論理式は、それぞれ Cout＝（X1＋X2）・（X3＋X4） Ｃ＝Ｄ′＋（X1X2X3X4）・Cin 但し、Ｄ′＝（X1X2X3X4）・ （X1・X2＋X3・X4） で表される。
CoutおよびＣの論理式は、それぞれ Cout＝（X1＋X2）・（X3＋X4） Ｃ＝Ｄ′＋（X1X2X3X4）・Cin 但し、Ｄ′＝（X1X2X3X4）・ （X1・X2＋X3・X4） で表される。
ここで、第８図中、信号Ｃを生成するためだけの部分
は、図中破線の範囲であり、2AND/1NOR複合ゲート（８
素子）、NORゲート（４素子）、1AND/1NORゲート（６素
子）およびINVゲート（２素子）がそれぞれ１つづつ含
まれている。したがって、かかる範囲における総素子数
は（８＋４＋６＋２＝20）素子となり、本願発明の総素
子数（20）よりも、４素子多い。
は、図中破線の範囲であり、2AND/1NOR複合ゲート（８
素子）、NORゲート（４素子）、1AND/1NORゲート（６素
子）およびINVゲート（２素子）がそれぞれ１つづつ含
まれている。したがって、かかる範囲における総素子数
は（８＋４＋６＋２＝20）素子となり、本願発明の総素
子数（20）よりも、４素子多い。
以下、本発明を図面に基づいて説明する。
第２図は本発明に係る多入力加算回路の一実施例を示
す図である。なお、この第２図は従来例の第８図に対応
するものである。
す図である。なお、この第２図は従来例の第８図に対応
するものである。
第２図において、xi（ｉは１〜４）は第１から第４入
力信号を表し、Cinは第５入力信号としての下位桁から
の中間桁上げ入力を表し、Coutは当該桁の中間桁上げ出
力（第１論理和信号）を表し、Ｓは当該桁の和信号出力
（第４排他的論理和信号）を表し、また、Ｃは当該桁の
最終桁上げ出力（第２論理和信号）を表している。
力信号を表し、Cinは第５入力信号としての下位桁から
の中間桁上げ入力を表し、Coutは当該桁の中間桁上げ出
力（第１論理和信号）を表し、Ｓは当該桁の和信号出力
（第４排他的論理和信号）を表し、また、Ｃは当該桁の
最終桁上げ出力（第２論理和信号）を表している。
x1、x2はNANDゲート（以下、第1NANDゲート）10およ
び1OR/1NAND複合ゲート（以下、第１複合ゲート）11に
入力され、x3、x4はNANDゲート（以下、第2NANDゲー
ト）12および1OR/1NAND複合ゲート（以下、第２複合ゲ
ート）13に入力される。
び1OR/1NAND複合ゲート（以下、第１複合ゲート）11に
入力され、x3、x4はNANDゲート（以下、第2NANDゲー
ト）12および1OR/1NAND複合ゲート（以下、第２複合ゲ
ート）13に入力される。
第1NANDゲート10の出力S10は、第2NANDゲート12の出
力S12とともに、NANDゲート（以下、第3NANDゲート）14
に入力され、この第3NANDゲート14からは、Coutが出力
される。
力S12とともに、NANDゲート（以下、第3NANDゲート）14
に入力され、この第3NANDゲート14からは、Coutが出力
される。
第１複合ゲート11には、x1、x2とともにS10が入力さ
れ、また、第２複合ゲート13には、x3、x4とともにS12
が入力されている。
れ、また、第２複合ゲート13には、x3、x4とともにS12
が入力されている。
第１複合ゲート11の出力S11および第２複合ゲート13
の出力S13は共に、2OR/1NAND複合ゲート（以下、第３複
合ゲート）15およびEORゲート（以下、第1EORゲート）1
6に入力され、第３複合ゲート15にはこれらに加えて、S
10、S12も入力されている。
の出力S13は共に、2OR/1NAND複合ゲート（以下、第３複
合ゲート）15およびEORゲート（以下、第1EORゲート）1
6に入力され、第３複合ゲート15にはこれらに加えて、S
10、S12も入力されている。
第1EORゲート16の出力S16はCinと共にEORゲート（以
下、第2EORゲート）17に入力され、第2EORゲート17から
はＳが出力される。
下、第2EORゲート）17に入力され、第2EORゲート17から
はＳが出力される。
第３複合ゲート15の出力Ｄ（所定の論理信号）は、C
inと共に1AND/1NOR複合ゲート（以下、第４複合ゲー
ト）18に入力され、第４複合ゲート18の出力S18はINVゲ
ート19によって反転され、信号Ｃとして出力される。
inと共に1AND/1NOR複合ゲート（以下、第４複合ゲー
ト）18に入力され、第４複合ゲート18の出力S18はINVゲ
ート19によって反転され、信号Ｃとして出力される。
ここで、第1NANDゲート10および第１複合ゲート11は
第１排他的論理和回路（ａ）として機能し、第2NANDゲ
ート12および第２複合ゲート13は第２排他的論理和回路
（ｂ）として機能し、第1NANDゲート10は第１論理積回
路（ｃ）として機能し、第2NANDゲート12は第２論理積
回路（ｄ）として機能し、第1EORゲート16は第３排他的
論理和回路（ｅ）として機能し、第2EORゲート17は第４
排他的論理和回路（ｆ）として機能し、第3NANDゲート1
4は第１論理和回路（ｇ）として機能し、第３複合ゲー
ト15は論理回路（ｈ）として機能し、第４複合ゲート18
のANDゲート18aは第３論理積回路（ｉ）として機能し、
第４複合ゲート18のNORゲート18bはINVゲート19と共に
第２論理和回路（ｊ）として機能する。
第１排他的論理和回路（ａ）として機能し、第2NANDゲ
ート12および第２複合ゲート13は第２排他的論理和回路
（ｂ）として機能し、第1NANDゲート10は第１論理積回
路（ｃ）として機能し、第2NANDゲート12は第２論理積
回路（ｄ）として機能し、第1EORゲート16は第３排他的
論理和回路（ｅ）として機能し、第2EORゲート17は第４
排他的論理和回路（ｆ）として機能し、第3NANDゲート1
4は第１論理和回路（ｇ）として機能し、第３複合ゲー
ト15は論理回路（ｈ）として機能し、第４複合ゲート18
のANDゲート18aは第３論理積回路（ｉ）として機能し、
第４複合ゲート18のNORゲート18bはINVゲート19と共に
第２論理和回路（ｊ）として機能する。
また、第３複合ゲート15を構成するORゲート15a、15b
はそれぞれ第４論理積回路（ｋ）、第５論理積回路
（ｌ）として機能し、NANDゲート15cは第３論理和回路
（ｍ）として機能する。
はそれぞれ第４論理積回路（ｋ）、第５論理積回路
（ｌ）として機能し、NANDゲート15cは第３論理和回路
（ｍ）として機能する。
このような構成における論理式は、以下のように書き
表すことができる。
表すことができる。
Ｓ＝X1X2X3X4Cin Cout＝X1・X2＋X3・X4 Ｃ＝Ｄ＋（X1X2X3X4）・Cin 但し、Ｄ＝（X1X2）・（X3X4） ＋X1・X2・X3・X4 信号Ｄは、４入力のOR−AND−INVERTERゲート、すなわ
ち第３複合ゲート15によって生成することができる。
ち第３複合ゲート15によって生成することができる。
ここで、第３複合ゲート15の素子数は８素子である。
したがって、第４複合ゲート18の６素子とINVゲート19
の２素子とを合わせ合計16素子で、信号Ｃの生成回路を
構成することができる。
したがって、第４複合ゲート18の６素子とINVゲート19
の２素子とを合わせ合計16素子で、信号Ｃの生成回路を
構成することができる。
これは、第８図に示した従来構成のものに比べて４素
子の削減となる。
子の削減となる。
なお、本実施例では、信号Coutの生成に必要な素子数
が、従来構成のものに比べて２素子多くなるが、信号C
outの生成回路の一部を信号Ｓの生成にも使用している
ので、4W回路全体で見た場合、従来構成に対して10素子
少なくすることができる。
が、従来構成のものに比べて２素子多くなるが、信号C
outの生成回路の一部を信号Ｓの生成にも使用している
ので、4W回路全体で見た場合、従来構成に対して10素子
少なくすることができる。
すなわち、従来構成のものがCoutを生成するための専
用回路（第２の回路Ｂ）を備えるのに対し、本実施例の
ものが第1NANDゲート10および第2NANDゲート12を、信号
Coutと信号Ｃで共有化しているからである。
用回路（第２の回路Ｂ）を備えるのに対し、本実施例の
ものが第1NANDゲート10および第2NANDゲート12を、信号
Coutと信号Ｃで共有化しているからである。
なお、上記信号Ｄの論理式を、次のように変形しても
よい。
よい。
Ｄ＝（X1X2）・X3・X4 ＋（X3X4）・X1・X2 この変形式は、AND−OR−INVERTERゲートによって実現
できる。
できる。
すなわち、第３図において、20は2AND/1NORゲート
（以下、第５複合ゲート）であり、この第５複合ゲート
20は、第２図の第３複合ゲート15に代わるもので、第４
論理回路（ｎ）、第５論理和回路（ｏ）および第６論理
積回路（ｐ）として機能し、素子数は８素子である。な
お、第２図と同一構成部分には同一の符号を付してあ
る。
（以下、第５複合ゲート）であり、この第５複合ゲート
20は、第２図の第３複合ゲート15に代わるもので、第４
論理回路（ｎ）、第５論理和回路（ｏ）および第６論理
積回路（ｐ）として機能し、素子数は８素子である。な
お、第２図と同一構成部分には同一の符号を付してあ
る。
これら第２図または第３図の回路の動作速度は、従来
構成のものに比べてやや高速である。
構成のものに比べてやや高速である。
別表は、４つの方式、すなわち、（Ｉ）１ビット全加
算器（3W）を２個使用する従来方式、（II）第８図の従
来方式、（III）第２図の本願方式、および（IV）第３
図の本願方式のそれぞれについて、使用素子数と各信号
の生成に要する時間（遅延時間）を比較したものであ
る。なお、遅延時間は、方式Ｉにおける信号Ｓの生成時
間を基準（1.00）とした相対比で表している。
算器（3W）を２個使用する従来方式、（II）第８図の従
来方式、（III）第２図の本願方式、および（IV）第３
図の本願方式のそれぞれについて、使用素子数と各信号
の生成に要する時間（遅延時間）を比較したものであ
る。なお、遅延時間は、方式Ｉにおける信号Ｓの生成時
間を基準（1.00）とした相対比で表している。
別表から明らかなように、本願方式III、IVは、従来
方式Ｉに比べて必要素子数が同じで信号の生成時間が短
く、また従来方式IIに比べて必要素子数が少なく、信号
の生成時間も短い。
方式Ｉに比べて必要素子数が同じで信号の生成時間が短
く、また従来方式IIに比べて必要素子数が少なく、信号
の生成時間も短い。
したがって、本願方式の4Wを、特に多ビット並列乗算
器の部分積加算回路に適用すれば、演算速度を向上する
ことができ、且つ、LSI化の面で好都合なものとするこ
とができる。
器の部分積加算回路に適用すれば、演算速度を向上する
ことができ、且つ、LSI化の面で好都合なものとするこ
とができる。
なお、以上の説明では、CMOS論理回路がベースになっ
ているが、本願は他の論理素子、例えばバイポーラ論理
素子にも適用できることは勿論である。また、本願で開
示した論理式は、種々の変形式、すなわち、論理的に等
価な他の論理式を代表するものである。
ているが、本願は他の論理素子、例えばバイポーラ論理
素子にも適用できることは勿論である。また、本願で開
示した論理式は、種々の変形式、すなわち、論理的に等
価な他の論理式を代表するものである。
本発明によれば、論理構成を工夫したので、回路の使
用素子数を削減することができ、例えば、多ビット並列
乗算器の動作速度向上に貢献することができる。
用素子数を削減することができ、例えば、多ビット並列
乗算器の動作速度向上に貢献することができる。
第１図（ａ）（ｂ）は本発明の原理図であり、 第１図（ａ）はその請求項（１）記載の多入力加算回路
の原理構成図、 第１図（ｂ）はその請求項（２）記載の多入力加算回路
の原理構成図、 第２図は本発明に係る多入力加算回路の一実施例を示す
その論理構成図、 第３図は本発明に係る多入力加算回路の他の実施例を示
すその論理構成図、 第４〜９図は従来例を示す図であり、 第４図はその部分積加算の過程図、 第５図はその６個の3Wによる8W構成図、 第６図はその２個の3Wによる4W構成図、 第７図はその３個の4Wによる8W構成図、 第８図はその4Wの構成図、 第９図はそのEORゲートの構成図である。 ａ……第１排他的論理和回路、 ｂ……第２排他的論理和回路、 ｃ……第１論理積回路、 ｄ……第２論理積回路、 ｅ……第３排他的論理和回路、 ｆ……第４排他的論理和回路、 ｇ……第１論理和回路、 ｈ……所定の論理回路、 ｉ……第３論理積回路、 ｊ……第２論理和回路、 ｋ……第４論理積回路、 ｌ……第５論理積回路、 ｍ……第３論理和回路、 ｎ……第４論理和回路、 ｏ……第５論理和回路、 ｐ……第６論理積回路、 10……第1NANDゲート（第１排他的論理和回路ａ、第１
論理積回路ｃ）、 11……第１複合ゲート 12……第2NANDゲート（第２排他的論理和回路ｂ、第２
論理積回路ｄ）、 13……第２複合ゲート（第２排他的論理和回路ｂ）、 14……第3NANDゲート（第１論理和回路ｇ）、 15……第３複合ゲート（所定の論理回路ｈ、第４論理積
回路ｋ、第５論理積回路ｌ、第３論理和回路ｍ）、 16……第1EORゲート（第３排他的論理和回路ｅ）、 17……第2EORゲート（第４排他的論理和回路ｆ）、 18……第４複合ゲート18（第３論理積回路ｉ、第２論理
和回路ｊ）、 19……INVゲート（第２論理和回路ｊ）、 20……第５複合ゲート（所定の論理回路ｈ、第４論理和
回路ｎ、第５論理和回路ｏ、第６論理積回路ｐ）。
の原理構成図、 第１図（ｂ）はその請求項（２）記載の多入力加算回路
の原理構成図、 第２図は本発明に係る多入力加算回路の一実施例を示す
その論理構成図、 第３図は本発明に係る多入力加算回路の他の実施例を示
すその論理構成図、 第４〜９図は従来例を示す図であり、 第４図はその部分積加算の過程図、 第５図はその６個の3Wによる8W構成図、 第６図はその２個の3Wによる4W構成図、 第７図はその３個の4Wによる8W構成図、 第８図はその4Wの構成図、 第９図はそのEORゲートの構成図である。 ａ……第１排他的論理和回路、 ｂ……第２排他的論理和回路、 ｃ……第１論理積回路、 ｄ……第２論理積回路、 ｅ……第３排他的論理和回路、 ｆ……第４排他的論理和回路、 ｇ……第１論理和回路、 ｈ……所定の論理回路、 ｉ……第３論理積回路、 ｊ……第２論理和回路、 ｋ……第４論理積回路、 ｌ……第５論理積回路、 ｍ……第３論理和回路、 ｎ……第４論理和回路、 ｏ……第５論理和回路、 ｐ……第６論理積回路、 10……第1NANDゲート（第１排他的論理和回路ａ、第１
論理積回路ｃ）、 11……第１複合ゲート 12……第2NANDゲート（第２排他的論理和回路ｂ、第２
論理積回路ｄ）、 13……第２複合ゲート（第２排他的論理和回路ｂ）、 14……第3NANDゲート（第１論理和回路ｇ）、 15……第３複合ゲート（所定の論理回路ｈ、第４論理積
回路ｋ、第５論理積回路ｌ、第３論理和回路ｍ）、 16……第1EORゲート（第３排他的論理和回路ｅ）、 17……第2EORゲート（第４排他的論理和回路ｆ）、 18……第４複合ゲート18（第３論理積回路ｉ、第２論理
和回路ｊ）、 19……INVゲート（第２論理和回路ｊ）、 20……第５複合ゲート（所定の論理回路ｈ、第４論理和
回路ｎ、第５論理和回路ｏ、第６論理積回路ｐ）。
Claims (2)
- 【請求項１】ａ）第１入力信号と第２入力信号の排他的
論理和をとって第１排他的論理和信号を出力する第１排
他的論理和回路と、 ｂ）第３入力信号と第４入力信号の排他的論理和をとっ
て第２排他的論理和信号を出力する第２排他的論理和回
路と、 ｃ）第１入力信号と第２入力信号の論理積をとって第１
論理積信号を出力する第１論理積回路と、 ｄ）第３入力信号と第４入力信号の論理積をとって第２
論理積信号を出力する第２論理積回路と、 ｅ）第１排他的論理和信号と第２排他的論理和信号の排
他的論理和をとって第３排他的論理和信号を出力する第
３排他的論理和回路と、 ｆ）第５入力信号と第３排他的論理和信号の排他的論理
和をとって第４排他的論理和信号を出力する第４排他的
論理和回路と、 ｇ）第１論理積信号と第２論理積信号の論理和をとって
第１論理和信号を出力する第１論理和回路と、 ｈ）第１排他的論理和信号、第２排他的論理和信号、第
１論理積信号および第２論理積信号の各論理の組み合わ
せによって決まる所定の論理信号を出力する論理回路
と、 ｉ）第５入力信号と第３排他的論理和信号の論理積をと
って第３論理積信号を出力する第３論理積回路と、 ｊ）第３論理積信号と前記所定の論理信号の論理和をと
って第２論理和信号を出力する第２論理和回路と、を具
備し、 前記所定の論理信号を出力する論理回路が、 ｋ）第１論理積信号と第２論理積信号の論理積をとって
第４論理積信号を出力する第４論理積回路と、 ｌ）第１排他的論理和信号と第２排他的論理和信号の論
理積をとって第５論理積信号を出力する第５論理積回路
と、 ｍ）第４論理積信号と第５論理積信号の論理和をとって
前記所定の論理信号としての第３論理和信号を出力する
第３論理和回路と、を備えることを特徴とする多入力加
算回路。 - 【請求項２】請求項（１）記載の前記所定の論理信号を
出力する論理回路が、 ｎ）第１排他的論理和信号と第２論理積信号の論理和を
とって第４論理和信号を出力する第４論理和回路と、 ｏ）第２排他的論理和信号と第１論理積信号の論理和を
とって第５論理和信号を出力する第５論理和回路と、 ｐ）第４論理和信号と第５論理和信号の論理積をとって
前記所定の論理信号としての第６論理積信号を出力する
第６論理積回路と、を備えることを特徴とする多入力加
算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2294697A JP2518551B2 (ja) | 1990-10-31 | 1990-10-31 | 多入力加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2294697A JP2518551B2 (ja) | 1990-10-31 | 1990-10-31 | 多入力加算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04167127A JPH04167127A (ja) | 1992-06-15 |
| JP2518551B2 true JP2518551B2 (ja) | 1996-07-24 |
Family
ID=17811134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2294697A Expired - Fee Related JP2518551B2 (ja) | 1990-10-31 | 1990-10-31 | 多入力加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2518551B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3678512B2 (ja) * | 1996-08-29 | 2005-08-03 | 富士通株式会社 | 乗算回路、該乗算回路を構成する加算回路、該乗算回路の部分積ビット圧縮方法、および、該乗算回路を適用した大規模半導体集積回路 |
-
1990
- 1990-10-31 JP JP2294697A patent/JP2518551B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04167127A (ja) | 1992-06-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |