JPS6378229A - 乗算器の単位回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ブース（ＢＯＯＴＩＩ　）のアルゴリズムを使用した乗
算器の単位回路であって、ブースのアルゴリズムに従っ
て変換された乗数により被乗数を演算して部分積を生成
するセレクタと、そのセレクタの出力に前段までの部分
積の和を加算する加算器と、を１つの単位回路に組み込
むことによって、ブースのアルゴリズムを使用した高速
演算可能な乗算器をＬＳＩ化に適した規則的なレイアウ
トとし、また、様々なビット数の乗算器に対してブース
のアルゴリズムを使用した乗算器を幅広く応用すること
を可能とする。

〔産業上の利用分野〕

本発明は、乗算器の単位回路に関し、特に、ブースのア
ルゴリズムを使用した乗算器の単位回路に関する。

〔従来の技術〕

近年、並列演算型の乗算器のＬＳＩ化が進められている
。この並列乗算器は、ハードウェア量がかさむが、並列
演算のため高速化を図ることができるものであり、より
高速性を追求するためにキャリー・セーブ法やブースの
アルゴリズム、並びに、ワルサ（ＷＡＬＬＡＣＥ　）の
方式を採用した乗算器も提案されている。

キャリー・セーブ法は、部分積の加算過程において高速
化を図る手法で、ＱＰ、段取外は同じ段の単位回路間で
キャリーが伝搬しないので加算速度が向上するというも
のである。このキャリー・セーブ法は、全加算器（一部
は半加ｎ器でもよい）をアレイ状に並べたもので、その
規則的な配列のために乗算器のＬＳＩ化に適したもので
あるが、多数の部分積を加算するような場合（例えば、
２４ビツト×１２ビツトの乗算）には十分な処理速度を
有しているとはいえない。

このような多数の部分積を加算する有効な手法として、
ワルサの方式がある。そして、高速型の乗算器は、部分
積の生成にブースのアルゴリズムを使用し、部分積の加
算にはワルサのトリー回路を使用するものが注目されて
いる。

第４図は、ブースのアルゴリズムおよびワルサ“のトリ
ー回路を使用した乗算器の一例を示すブロック図である
。

ブースのアルゴリズムは、乗算において、例えば、乗数
の２ビツト毎に部分積を生成して部分積の数を減らすこ
とにより、部分積の加算回数を減少させて高速化を図る
ものである。さらに、このブースのアルゴリズムは、単
に部分積の生成が比較的簡単であるというだけでなく、
２の補数の乗算が補正なしに実行できる利点を有してい
るため乗算器に広く使用されている。また、ワルサの方
式は、生成された部分積を加算する場合、各桁に全加算
器をトリー状に配置（ワルサのトリー回路）して加算の
段数を減らして高速化を図る手法である。

第４図に示されるように、ブースのアルゴリズムおよび
ワルサのトリー回路を使用した乗算器は、乗数１１をブ
ースのアルゴリズムに従って変換するデコーダ１２と、
このデコーダ１２の出力と被乗数１３とから部分積を生
成する部分積生成部１４と、その部分積生成部１４で生
成された複数の部分積を順次加算するワルサのトリー回
路１６と、このワルサのトリー回路１６の出力から（最
終段の加算において）乗算結果を算出する加ゴγ回路１
５と、から構成されている。

第５図は第４図の乗算器の具体例を示すブロック回路図
であげ、被乗数×乗数が２４ビツト×１２ビツトのもの
である。

この第５図から明らかなように、例えば、乗数の２ビツ
ト分をまとめて処理するブースのアルゴリズムを使用す
ると、１２ビツトの乗数１１はデコーダ１２によって２
ビツト毎の６つの組に分けられる。すなわち、乗数１１
（１２ビツトのＱ）の各２ビツト分の信号Ａ、Ｂ、Ｃは
（１ビツトはオーバーラツプする）、ブースのアルゴリ
ズムを使用したデコーダ２によって、６つの数（６つの
Ｂ）の信号ｘ、ｙ、ｚにそれぞれ変換され、被乗数１３
に乗算される。その結果、部分積生成部１４では６段の
部分積１４１〜１４６が生成される。

このようにブースのアルゴリズムを使用すると生成され
る部分積の数を減少することができ、また、これら６段
の部分積１４１〜１４６の生成は並列的に同時に行われ
るので、演算速度を高速化することができる。そして、
上記６段の部分積１４１〜１４６はワルサのトリー回路
１６によって加算される。

このワルサのトリー回路１６は、複数の全加算器Ｆ（フ
ルアダー）および半加算器Ｈ（ハーファダー）をトリー
状に配置して部分積の加算速度を高速化するものである
。第５図中、参照符号１６１はワルサのトリー回路１６
の各桁において加算される段数を示しており、例えば、
１６１ａは６段の部分積１４１〜１４６の対応する全て
の桁（６段）を加算する場合であり、また、１６１ｂは
６段の部分積１４１〜１４６の対応する全ての桁（６段
）と、乗数１１をブースのアルゴリズムにより変換した
ことに伴う補正の１段とを加えた。７段を加算する場合
である。上記した６段および７段の加算を行う場合、具
体的には、６段の加算は２つの全加算器Ｆを使用して各
全加算器Ｆで３つの入力から２つの出力を取り出し、ま
た、７段の加算は２つの全加算器Ｆを使用して各全加算
器Ｆで３つの入力から２つの出力を取り出すと共に、残
りの１段分を次の段にそのまま下ろして１つの全加算器
Ｆと１つの半加算器Ｈとにより加算を行うようになされ
ている。

ここで第５図の乗算器には、第４図に示した最終段の加
算を高速に行うキャリー・ルック・アヘッド（ＣＬＡ）
回路１５が省略されている。

〔発明が解決しようとする問題点〕

上述したように、従来のブースのアルゴリズムを使用し
た乗算器は、ワルサのトリー回路１６の第１段目１６２
に複数のフルアダーＦおよびハーフアダーＨが集中する
ことになっており、乗算器をＬＳＩ化する場合に要求さ
れる規則的なレイアウトを有していない。すなわち、上
記の乗算器はワルサのトリー回路１６の第１段目１６２
にフルアダーＦおよびハーフアダーＨが集中し、ＬＳＩ
化する場合にはワルサのトリー回路１６を幾つかに分割
し、それら分割した各部分を配線を引き回して接続しな
ければならない。このように、ワルサのトリー回路１６
を分割し、その分割された各部分を配線を引き回して接
続すると、その配線を行うための問題だけでなく、該乗
算器の処理速度も低下することになる。

また、ワルサのトリー回路１６は、例えば、２４ビツト
×１２ビツトの回路を設計した場合、そのワルサのトリ
ー回路１６を１６ビツト×１６ビツトの乗算器にそのま
ま応用することができず、その１６ビツト×１６ビツト
の乗算器に専用のワルサのトリー回路を設計しなければ
ならない。

本発明は、上述した従来形の乗算器に鑑み、ブースのア
ルゴリズムに従って変換された乗数により被乗数を演算
して部分積を生成するセレクタと、そのセレクタの出力
に前段までの部分積の和を加算する加算器と、を１つの
単位回路に組み込むことによって、ブースのアルゴリズ
ムを使用した高速演算可能な乗算器をＬＳＩ化に適した
規則的なレイアウトとし、また、様々なビット数の乗算
器に対してブースのアルゴリズムを使用した乗算器を幅
広く応用することを目的とする。

〔問題点を解決するための手段〕

第１図は本発明に係る乗算器の単位回路の原理を示すブ
ロック図である。

本発明によれば、ブースのアルゴリズムを使用した乗算
器の単位回路７であって、前記ブースのアルゴリズムに
従って変換された乗数により被乗数を演算して部分積を
生成するセレクタ８と、該セレクタの出力に前段までの
部分積の和を加算する加算器９と、を具備し、部分積の
生成および該部分積と前段までの部分積の和との加算を
一緒に行うようになっている乗算器の単位回路が提供さ
れる。

〔作　用〕

上述の構成を有する本発明の乗算器の単位回路によれば
、単位回路７に組み込まれたセレクタ８でブースのアル
ゴリズムに従って変換された乗数による被乗数の演算が
行われ、部分積が生成される。そして、セレクタ８と同
様に単位回路７に組み込まれた加算器９により、上記セ
レクタ８の出力に前段までの部分積の和が加算される。

このように、本発明の乗算器の単位回路７は、セレクタ
８と加算器９とを有していて、部分積の生成および該部
分積と前段までの部分積の和との加算を一緒に行うよう
になされているため、ブースのアルゴリズムを使用した
高速演算可能な乗算器をＬＳＩ化に適した規則的なレイ
アウトとし、また、単位回路７の配列等を変化させるだ
けで様々なビット数の乗算器に対してブースのアルゴリ
ズムを使用した乗算器を幅広（応用することができる。

〔実施例〕

以下、図面を参照して本発明の乗算器の単位回路を詳述
する。

本発明の単位回路７は、ブースのアルゴリズムを使用し
た乗算器に使用されるものであり、ブースのアルゴリズ
ムに従って変換された乗数により被乗数を演算して部分
積を生成するセレクタ８と、該セレクタ８の出力に前段
までの部分積の和を加算する加算器９とを具備している
。

セレクタ８は、単位回路７が配置された桁の被乗数ビッ
トＸ、、およびその直前の被乗数ビー／　トＸｆｉ−＋
が供給されていて、ブースのアルゴリズムに従って変換
された乗数に応じた演算指令Ｉにより演算が行われる。

そして、セレクタ８で演算された出力Ｐは加算器９に供
給され、この加算器９でセレクタ８の出力に前段までの
部分積の和が加算されるようになされている。このセレ
クタ９は、従来より使用されている様々な構成のセレク
タを利用することができる。

加算器９は、３入力および２出力を有する全加算器（フ
ルアダーＦ）であり、それら３入力には、セレクタ８の
出力Ｐ、前段までの部分積の和Ｓおよび前段のキャリー
Ｃが供給され、また、２出力には、セレクタ８の出力Ｐ
に前段までの部分積の和Ｓを加算したサムＳ゛および次
段へ供給するキャリーＣ°が出力されることになる。こ
の加算器９は、３つの入力および２つの出力を有する全
加算器Ｆであるが、この全加算ＷＳ　Ｆは従来より一般
に使用されているものである。また、加算器９は、３入
力および２出力の全加冥器Ｆ以外に類似の加算器を使用
することができるのはいうまでもない。

次に、本発明に係る単位回路を使用した乗算器を、第２
図および第３図を参照して説明する。

第２図に示される本発明の単位回路を使用した乗算器の
一例は、２４ビツトの被乗数３に１２ビツトの乗数１を
乗算する乗算器であり、概略すると、ブースのアルゴリ
ズムに従って乗数１を変換するデコーダ２と、このデコ
ーダ２の出力と被乗数３とから部分積を生成すると共に
、その生成された部分積を順次加算する部分積生成およ
び加算部４と、この部分積生成および加算部４の最終段
の加算を行う加算回路５と、から構成されている。

ここで、上述した本発明の単位回路７は、上記部分積生
成および加算部４に複数アレイ状に配置されるものであ
る。

１２ビツトの乗数１は、ブースのアルゴリズムを使用し
たデコーダ２によって最下位ビット（ＬＳＢ）側から２
ビツトずつ６つの組に区切られる。

すなわち、乗数１　（１２ビツトのＱ）の各２ビツト分
の信号Ａ、Ｂ、Ｃは、デコーダ２によって、６つの数（
６つのＢ）の信号ｘ、　ｙ、　　ｚにそれぞれ変換され
、被乗数３に乗算される。その結果、部分積生成および
加算部４では、まず６段の部分積４１〜４６が生成され
る。このようにブースのアルゴリズムを使用すると生成
される部分積の数を減少することができ、また、これら
６段の部分積４１〜４６の生成は同時に行われるので、
演算速度を高速化することができる。これら６段の部分
積４１〜４６は、それぞれ各段に配列された単位回路７
内に設けられたセレクタ８によって生成される。さらに
、単位回路７内に設けられた加算器９により、生成され
た部分積に前段までの部分積の和が加算されることにな
る。すなわち、単位回路７は、この各段の部分積の生成
と、該部分積に前段までの部分積の和を加算する部分積
の加算と、を−緒に行うことのできるものである。

例えば、第４段目において、第４段目の部分積４５はセ
レクタ４４Ａ〜４４Ｚによって生成され、その内のセレ
クタ４４Ｄ〜４４Ｗは第４段目に配置された単位回路７
４Ａ〜７４Ｔに組み込まれている。これら単位回路７４
Ａ〜７４Ｔには、全加算器（フルアダーＦ）４４ａ〜４
４ｔも組み込まれていて、これら全加算器４４３〜４４
ｔによりセレクタ４４Ｄ〜４４Ｗで演算された出力に前
段までの部分積の和が加算されることになる。そして、
第３段目までの部分積の和に第４段目の部分積が加算さ
れて、第５段目の加算器に供給されることになる。

ここで、第４段目の両端側（被乗数３の最上位ピントお
よび最下位ビット側）のセレクタ（例えば、４４Ａ、４
４Ｂ、４４Ｘ、４４Ｙ）は、単独とされているが、これ
は第４段目では加算器を必要としないためである。また
、単位回路７４Ａ・の加算、？５４４ａ（ＦＪ）は、全
加算器（Ｆ）ではあるが、３つの入力の内の１つは常に
「１」が入力されるようになされている。さらに、°第
４段目の右端側（被乗数１の最下位ビットＬｓＢ側）の
加算器４４ｗ、４４ｘは、ブースのアルゴリズムに従っ
て変換された乗数】に対応して単位回路７に組み込まれ
ずに構成されている。このように、各段の両端側ではセ
レクタ８および加算器９の構成が多少異なっているが、
それ以外の部分では前述した通常のセレクタ８および加
算器９を有する単位回路７が使用されている。このよう
に、セレクタ８および加算２ユ９を有する単位回路７は
、規則的に配列され、ＬＳＩ化に要求される規則的なレ
イアウトに通したものである。

第６段目の加算器４６２〜４６Ｘの出力は、全加算器Ｆ
および半加算器（ハーフアダーＨ）で構成された加算器
４７２〜４７Ｘによって２つの部分積４８および４９に
まとめられる。ここで、加算２Ｓ４６　ａ〜４６　ｔは
、単位回路７６Ａ〜７６Ｔに組み込まれている。そして
、２つの部分積４８および４９は、例えば、最終段の加
算を高速に行うことのできるキャリー・ルック・アヘッ
ド（ＣＬＡ）回路５に供給され、このＣＬＡ回路５によ
って、最終的な乗算結果が算出されることになる。

ここで、上記した実施例において加算回路５はキャリー
・ルック・アヘッド加算器で構成されているが、この加
算回路５はＣＬＡ回路の他に、例えば、従来より使用さ
れているマンチェスター加算器により構成することもで
きる。

上述した本発明の単位回路単位回路７を使用した乗算器
は、２４ビツト×１２ビツトの構成とされているが、例
えば、１６ビツト×１６ビツトの乗算器は、単位回路７
の数を変化させることにより而単に構成することができ
、１６ビツト×１６ビツト専用の乗算器を設計する必要
がない。

〔発明の効果〕

以上詳述したように、本発明に係る乗算器の単位回路は
、ブースのアルゴリズムに従って変換された乗数により
被乗数を演算して部分積を生成するセレクタと、そのセ
レクタの出力に前段までの部分積の和を加算する加算器
と、を１つの単位回路に組み込むことによって、ブース
のアルゴリズムを使用した高速演算可能な乗算器をＬＳ
Ｉ化に適した規則的なレイアウトとすることができ、ま
た、様々なビット数の乗算器に対してブースのアルゴリ
ズムを使用した乗算器を幅広く応用することができる。

【図面の簡単な説明】

第１図は本発明に係る乗算器の単位回路の原理を示すブ
ロック図、 第２図は本発明の単位回路を使用した乗算器の一例を示
すブロック図、 第３図は第２図の乗算器の具体例を示すブロック回路図
、 第４図は従来の乗算器の一例を示すブロック図、第５図
は第４図の乗算器の具体例を示すブロック回路図である
。 〔符号の説明〕 １・・・乗数、 ２・・・デコーダ、 ３・・・被乗数、 ４・・・部分積生成および加算部、 ５・・・加算回路、 ７・・・セレクタ、 ８・・・加算器。 ７Ｉ Ｓ′ 不発明に係る乗算器の単位回路 の原理を示すブロック図 第１図 本発明の単位回路を使用した乗算？副 の一例を示すブロック図 第２図

Claims (1)

1. 【特許請求の範囲】 １、ブースのアルゴリズムを使用した乗算器の単位回路
   （７）であって、 前記ブースのアルゴリズムに従って変換された乗数によ
   り被乗数を演算して部分積を生成するセレクタ（８）と
   、 該セレクタの出力に前段までの部分積の和を加算する加
   算器（９）と、 を具備し、部分積の生成および該部分積と前段までの部
   分積の和との加算を一緒に行うようになっている乗算器
   の単位回路。 ２、前記加算器（９）は、３入力および２出力を有する
   全加算器（Ｆ）であり、該３入力にはセレクタの出力（
   Ｐ）、前段までの部分積の和（Ｓ）および前段のキャリ
   ー（Ｃ）が供給され、該２出力にはセレクタ（８）の出
   力（Ｐ）に前段までの部分積の和（Ｓ）を加算したサム
   （Ｓ′）および次段へ供給するキャリー（Ｃ′）が出力
   されるようになっている特許請求の範囲第１項に記載の
   単位回路。 ３、前記セレクタ（８）には、単位回路（７）が配置さ
   れた桁の被乗数ビット（Ｘ＿ｎ）およびその直前の被乗
   数ビット（Ｘ＿ｎ＿−＿１）が供給され、ブースのアル
   ゴリズムに従って変換された乗数に応じた演算指令（
   I ）により演算が行われ、そして、出力（Ｐ）は加算器
   （９）に供給されるようになっている特許請求の範囲第
   １項に記載の単位回路。