JPH01134528A - 乗算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、乗算器、特にその加算部分に関するもので
ある〇 〔従来の技術〕 第３図は、８ピツト×８ビツトの乗算器にお−で、部分
積の加算を行なう単位回路群の構成を示すものである。

（１）は、部分積の結果のみを次段に伝える論理積回路
であシ、（２）は前段の加算結果と部分積の加算を行な
うハーフアダー、（３）は前段の加算結果、繰り上がり
と部分積の加算を行なうフルアダーである。また、（４
）は各桁の加算結果と繰り上がシを合計する加算器群、
ＩＦＡはフルアダー、ＨＡはハーフアダーである。上記
論理積回路（１）、ハーフ７ダー（２）、フルアダーＣ
３）、フルアダー（ＦＡ）、ハーフアダー（ＨＡ）は夫
々単位回路を成しておシ、これらの単位回路間を加算結
果のサム信号（５）と繰り上がりのキャリー信号（６）
が伝搬する。

次に動作について説明する。第３図において、描−列を
１つの段とすると、まず１段目の論理積回路（１）では
、乗数（Ｙ）のＯピッ）（Ｙｏ）と被乗数（Ｘ）のＯ〜
７ビツト（Ｘ　ｏＳｘ７　）との部分積（ＸＯＹｏ　７
Ｘ７ＹＯ）が計算され、ここで論理積回路（１）は、そ
の結果をサム信号（５）として同相の２段目のノ）−７
アダー（２）に出力する。次に２段目では、これらのサ
ム信号（５）と各部分積（ｘｏＹ１〜１６Ｙ１）を加算
し、その結果をサム信号（５）とキャリー信号（６）と
して部分積（Ｘ７Ｙ１　）のサム信号（５）とともに３
段目のフルアダーｔＳ＞に出力する。そして３段目では
、サム信号（５）、キャリー信号（６）と各部分積（Ｘ
ＯＹ２〜Ｘ６Ｙ２）を加算し、２段目と同じくサム信号
Ｃ５）、キャリー信号（６）を次段に出力する。以下、
同様の加算が８段目まで繰り返され、最後の９段目で各
桁のサム信号（５）とキャリー信号（６）が合計されて
、最終的な加算結果（乗算結果）が得られる。

〔発明が解決しようとする問題点〕

従来の乗算器は以上のように構成されているので、各桁
の部分積を遂次的に加算しなけれはならず、ビット数が
増加するにつれて同じように加算段数も増え、演算速度
も遅くなるという問題点があった。

Ｃの発明は上記のような問題点を解消するためになされ
たもので、信号の伝搬方向が自然で集積化に適したアレ
イ構造を実現しつつ、各桁の加算段数を減少させて演算
速度を速くすることを目的とする。

〔問題点を解決するための手段〕

この発明に係る乗算器は、各桁で生成される部分積の加
算において、八−フアダー、フルアダー等の単位回路群
を、上位桁の部分積群、下位桁の部分積群に対応するよ
うに分割し、それぞれの単位回路群が並列に部分積加算
を実行し、双方の加算結果をさらに加算する回路を上記
上位桁の部分積群と下位桁の部分積群を加算する回路の
間に配置したものである。

〔作用〕

この発明におけるハーフアダー、フルアダー等の単位回
路群は、上位桁の部分積群、下位桁の部分積群に対応す
るように分割され、それぞれの加算結果か中央に集まる
ように回路構成して並列に部分積加算を実行することに
よって、信号の伝搬方向が自然で集積化に適したアレイ
構造を実現し、同時に全体の加算段数を減少させて演算
速度を速くする。

〔発明の実施例〕

以下、この発明の一実施例を図について説明する。第１
図は、８ビツト×８ビツトの乗算器において、部分積の
加算を行なう単位回路群の構成を示すものである。（ｌ
ａ）（ｌｂ）は部分積の結果のみを次段の単位回路に伝
える論理積回路であ、り　、（２ａ）（２ｂ）は前段の
加算結果と部分積の加算を行なう八−フアダー％（３ａ
）（ハ）は前段の加算結果、繰シ上がシと部分積の加算
を行なうフルアダーである。

また、（４）は各桁の加算結果と繰シ上がりを合計する
加算器群、ＦＡはフルアダー、巳はハーフアダーである
。上記論理回路（１）、ハーフアダー（２）、フルアダ
ー（３）、フルアダー（ＦＡ）、ハーフアダー（ＨＡ）
は夫々単位回路を成しており、これらの単位回路間を加
算結果のサム信号（５）と繰シ上がシのキャリー信号（
６）か伝搬する。

なお、上記（１）　（２）　（３）の単位回路群は、下
位桁の部分積群に対応する単位回路群（７）と上位桁の
部分積群に対応する単位回路群（８）に分割される。そ
して、それぞれのサム信号Ｃ５）、キャリー信号（６）
が中央の単位回路群（４）に向かって伝搬するように、
上記（７）では上から下へ、上記（８）では下から上へ
信号が伝搬するように単位回路群は配置される。

次に動作について説明する。第１図において、横一列の
単位回路群を１つの段として、上記（７）は上から順に
１段〜４段、上記（８）は下から順に１段〜４段とする
。まず、上記（７）の１段目の論理積回路（１ａ）と上
記（８）の１段目の論理積回路（ｌｂ）で対応する部分
積が計算され、その結果をサム信号（５）として上記＋
７＞　（８）の２段目のバー７アグー（２１Ｌ）　（２
１）　）にそれぞれ出力する。次に２段目では、これら
のサム信号（５）と各部分積を加算し、その結果をサム
信号（５）とキャリー信号（６）として、上記（７）　
（８）の３段目のフルアダー（３ａ）　（３ｂ）にそれ
ぞれ出力する。

以下、同様の加算が上記（７）　（８）の最終段である
４段目まで行なわれるわけだが、上記（７）　（８）の
加算はそれぞれ並列に行なわれるので、従来の技術では
８段必要であった部分積の加算段数を半分の４段に減少
させることができる。さらに、上記＋７）　（８）は加
算結果が中央に集まるように単位回路を配置しているの
で、信号の伝搬方向が自然で、配線にムダのない、集積
化に適したアレイ構造を実現することができる。

最後に、上記（７）と（８）の最終段から出力されるす
ム信号（５）とキャリー信号（６）は、単位回路群（４
）で同相ごとに合計され、最終的な加算結果（乗算結果
）が得られる＠ なお、上記実施例では単位回路群（７）（８）を４段ず
つに分けたが、必ずしも同じ段数にする必要はないので
、５段と３段、６段と２段のように分けてもかまわない
し、何ビットの乗算器でも適用することができる。ただ
し、並列に動作する段数が多いほど全体の加算段数を減
少させることができるので、上記（７）　（８）の段数
の差が小さく、ビット数が大きい乗算器はど効果は大き
い。

また、第２図は上記実施例にブースのアルゴリズムを用
いた場合の単位回路群の構成を示すもので、（９）はブ
ースシフターであｙ、ｎｏはブースシフター付きの八−
７アダーである。第１図と第２図を比較して分かるよう
に、仁の発明にブースのアルゴリズムを用いることによ
って、上記＜７）　（８１はそれぞれ４段からさらに半
分の２段に段数を減少させることができ、その結果さら
に演算速度を速くすることができる。

〔発明の効果〕

以上のように、この発明によれば、各桁で生成される部
分積の加算に°おいて、単位回路群を上位桁の部分積群
、下位桁の部分積群に対応するように分割して部分積加
算を並列に実行し、それぞれの加算結果が中央に集まる
ように回路構成したので、全体の加算段数を減少させて
演算速度を速くすると同時に、信号の伝搬方向が自然で
集積化に適したアレイ構造を実現することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例による乗算器の、部分積の
加算を行なう単位回路群の構成図、第２図はこの発明の
他の実施例による乗算器の、部分積の加算を行なう単位
回路群の構成図、第３図は従来の乗算器の、部分積の加
算を行なう単位回路群の構成図である。 図にお−で、（１）は論理積回路、（２）はハーフアダ
ー、（３）はフルアダー、（４）は最終的な加算を行な
う単位回路群、ＩＦＡはフルアダー、ＨＡはハーフアダ
ー、（５１はサム信号、（６）はキャリー信号、（７）
は下位桁の部分積群に対応した単位回路群、（８）は上
位桁の部分積群に対応した単位回路群、（９）はブース
シフター、ａＯはブースシフター付きのハーフアダーで
ある。 なお、各図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. マトリクス状に配置されたハーフアダー、フルアダー等
   の単位回路群を、上位桁の部分積群、下位桁の部分積群
   に対応するように分割し、それぞれの単位回路群が並列
   に部分積加算を実行し、双方の加算結果をさらに加算す
   る回路を上記上位桁の部分積群と下位桁の部分積群を加
   算する回路の間に配置したことを特徴とした乗算器。