JPH03269724A - 乗算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 並列形の乗算器に関し、 演算速度を向上しつつレイアウト容易性の改善を図るこ
とを目的とし、 加算段を複数に分割し、各分割加算段を配列形乗算器で
構成するとともに、各分割加算段の出力を加算するＷａ
ｌｌａｃｅツリー構戒の加算回構成備えることを特徴と
する。

〔産業上の利用分野〕

本発明は、乗算器、特に並列形の乗算器に関する。

一般に、並列型乗算器は、直−並列形乗算器に比べて回
路規模が大きくなる難点があるが、演算速度の点で優れ
ており、乗算用Ｌ　Ｓ　Ｉ　（ｌａｒｇｅ　５−ｃａｌ
ｅ　ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ　）などに
多用されている。

並列形乗算器は、被乗数（ｍｕｌｔｉｐｌｉｃａｎｄ）
と乗数（ｍｕｌｔｉｐｌｉｅｒ）の部分積を求める回路
（例えばＡＮＤ回路）と、部分和を求める回路（例えば
全加算器）とを一つの単位とし、これをアレー状に並べ
て構成したものが基本となる。

〔従来の技術〕

第５図はかかる並列形乗算器として公知の配列形乗算器
の概念図であり、１０は被乗数ｘｉ　　（ｉは０、ｌ、
・・・・・・）と乗数ｙｉの部分積および部分和を求め
、その総和（ＰｏＰ、・・・・・・）を出力する乗算網
である。乗算網１０には、第６図にその一部構成を示す
ように、全加算器（以下、ＦＡと略す）からなる複数段
（図では３段）の加算段が備えられる。

ここで、第６図の例では、便宜上３ビツトの被乗数Ｘ　
（Ｘｏ、　Ｘｌ、ｘｚ）および乗数ｙ　（ｙｏ、ｙｙ＋
、ｙｚ）を扱う。最上段の加算段のＦＡにｘｉｙｉの部
分積（■〜■）を入力すると、最下位段の加算段から部
分和の総和（Ｐ０〜ｐｓ）が取り出される。

すなわち、次の■〜■の加算演算を実行する。

（以下、余白） ＸＺ−、χ１％Ｘ。

× ■　　■　　■ ■　　■　　■ 但し、 ■Ｘ　ｏ　Ｙ　Ｏ％■Ｘ　＋　Ｙ　Ｏ％■Ｘｚ）’ｏ。

■Ｘ（１３’Ｉｓ■”＋３’＋ｚ■ｘ２　）’　！　％
■ｘｏ’ｊｚｓ■Ｘ＋’ｊｚ、■Ｘ２）’２、このよう
な配列形乗算器は、乗算網１０を構成する単位回路（フ
ルアダー）を規則正しく配置でき、レイアウト性に秀で
た特長がある一方で、上位側の加算段の結果（ＳＵＭ、
ＣＡＲＲＹ）が順次下位段へと伝わる構成であることか
ら、加算段の数（例えば乗数が２７ビツトならば２７段
）に相当して演算速度が遅くなる不具合を抱えている。

こうした不具合を解決するものとしてＷａ　ｌ　１ａｃ
ｅツリーが知られている。第７図はＷａｌｌａｃｅツリ
ーの概念図である。Ｗａｌｌａｃｅツリーは、被乗数ｘ
ｉ　と乗数ｙｉの部分積を求める倍数器１１および多数
の全加算器をツリー状に接続した加算器１２を有する。

加算器１２は部分積の各ビットごとの１の数を計数する
。乗数ｙｉを２７ビ・７トとすれば１の数の最大計数値
は２７となる。加算器１２の中央部が最も多段となり両
端になるにしたがってその段数を減少する。ビットの数
に対する加算器１２の最大段数は表１から求められ、例
えばビットの数が９であれば、第８図に示すように、全
加算器ＦＡの段数が４段となる。

したがって、上述の配列形乗算器の場合では、その最大
段数がビットの数と同じであったが、このＷａｌｌａｃ
ｅツリーではビットの数よりも少ない段数となるから、
段数差に相当して高速動作させることができる。

［発明が解決しようとする課題］ しかしながら、かかるＷａｌｌａｃｅツリーにあっては
部分和のキャリＣが上位側の部分和へと伝えられる構成
となっていたため、キャリ伝達用配線とサム伝達用配線
とが多数箇所で交差し、設計が面倒でレイアウト性に劣
るといった問題点があった。

本発明は、このような問題点に鑑みてなされたもので、
演算速度を向上しつつレイアウト容易性の改善を図るこ
とを目的としている。

〔課題を解決するための手段］ 本発明は、上記目的を達成するために、加算段を複数に
分割し、各分割加算段を配列形乗算器で構成するととも
に、各分割加算段の出力を加算するＷａｌｌａｃｅツリ
ー構成の加算回路を備えることを特徴とする。

〔作用〕

本発明では、配列形乗算器で構成される分割加算段ごと
の演算結果が、Ｗａｌｌａｃｅツリー構成の加算回路で
加算される。したがって、加算段の分割数を適当に設定
すれば、配列形乗算器およびＷａｌｌａｃｅツリーの双
方の特長が生かされ、乗算器全体の演算速度の向上およ
びレイアウト容易性の改善が図られる。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１〜４図は本発明に係る乗算器の一実施例を示す図で
ある。

第１図において、ｘｉは被乗数、ｙｉは乗数を表す。こ
れらの数はたとえばＩ　ＥＥＥ規格の倍精度浮動小数点
表記の仮数部（ここでは、５３　（５２ビツト＋かくれ
ビット１）ビットとして扱う）である。なお、乗数ｙｉ
は２次のＢＯＯＴＩ（ＤＥＣＯＲＤＥＲによって５３ビ
ツトから２７ビツトへとビット短縮されているものとす
る。

２０は乗算器である。乗算器２０は、３つの分割加算段
（分割数は一例）２３．２４．２５のそれぞれを配列形
乗算器で構成する加算段２１と、Ｗａｌｌａｃｅツリー
構威の加算回構成２とを備える。

加算段２１の各分割加算段２３．２４．２５の一部２３
ａ、２４ａ、２５ａ、たとえぽ入力９ビット分に相当す
る一部の構成は第２図に示される。すなわち、最上段（
１段目）の５つの全加算器（ＦＡ）、２段目の５つの全
加算器および３段目の４つの全加算器をアレイ状に接続
し、１段目に部分積（■〜■）を与え、３段目から各分
割加算段ごとの演算結果（Ｐｏ＝Ｐｓ）を取り出す。な
お、この実施例では３段目の全加算器のキャリを同−段
の全加算器に伝えないようにしている。こうすると、キ
ャリ伝播遅延を改善できる。配列形乗算器の段数は、乗
数ｙｉのビット数に依存する。たとえば２７ビツトであ
れは２７段となり、あるいは３ビツトであれば第２図の
ように３段となる。すなわち、本実施例のように加算段
２１を３つの分割加算段２３．２４．２５に分けること
で、各分割加算段の段数を少なくでき、分割加算段ごと
の遅延段数を減少できる。

各分割加算段の演算結果は加算回路２２に人力される。

ここで、加算回路２２の一部の構成は第８図を参照する
。第８図において、最上段（１段目）の３つの全加算器
（ＦＡ）、２段目の２つの全加算器、３段目のＹつの全
加算器および４段目の１つの全加算器をツリー状に接続
し、１段目に、各分割加算段２３．２４．２５からの演
算結果を与え、４段目からサムＳおよびキャリＣを取り
出す。２〜４段目には下位けたからのけた上がり（キャ
リ）が伝えられるとともに、上位けたへのけた上がりが
取り出される。Ｗａｌｌａｃｅツリーのキャリ配線とサ
ム配線の交差点数は全加算器の段数に応して増加する。

すなわち、交差点数を少なくしてレイアウトの容易化を
図るには、段数を減少すればよい。本実施例では、加算
段２１を３分割し、各分割加算段２３．２４．２５ごと
の演算結果を加算回路２２に取り込むようにしている。

これにより、ツリー段数を少なくでき、交差点数を減少
してレイアウト容易°性を向上できる。

このように、本実施例では、乗数ｙｉのビット数に相当
する演算段数の加算段２１を複数分割し、各分割加算段
２３・・・・・・を配列形乗算器で構成するとともに、
各分割加算段の出力を加算するＷａｌｌａｃｅツリー構
成の加算回路２２を備えたので、加算段２１の分割数を
適当に設定すれば、配列形とＷａｌｌａｃｅツリー形の
双方の利点を活かすことができ、レイアウト容易性と動
作速度とを共に向上することができる。

ちなみに、表２は加算段２１をＯ分割（番号＃０で示す
）から２７分割（番号＃２７で示す）までした場合の各
遅延段数の一覧表である。＃０は従来のＷａｌｌａｃｅ
ツリーだけの場合に相当し、＃２７は従来の配列形乗算
器だけの場合に相当する。そして、＃０および＃２７以
外が本実施例の乗算器２０に対応する。表２において、
乗算網で計算する段数は、乗数のビットの数（２７）と
同数または２７を越える数となる。乗算綱部の遅延段数
Ａは＃２７すなわち配列形乗算器だけの場合に最大とな
り、＃０すなわちＷａｌｌａｃｅツリーだけの場合に最
小となる。一方、ツリーの段数Ｂは入力ビツト数によっ
て決まり（表１参照）、＃２７すなわち配列形乗算器だ
けの場合に最小、＃０すなわちＷａｌｌａｃｅツリーだ
けの場合に最大（７段）となる。

これにより、遅延段数の合計（Ａ＋Ｂ）は、配列式乗算
器だけの場合（＃２７）で最大（２７段）、Ｗａｌｌａ
ｃｅツリーだけの場合（＃０）で最小（７段）となり、
これらの＃　Ｏ＃２７間の適当な分割数を選択すれば、
配列式乗算器とＷａｌｌａｃｅツリーの双方の特長を活
かして、動作速度の向上とレイアウト容易性の改善とを
共に達成できる。

第３．４図は本実施例の倍数器２１および加算器２２に
使用する全加算器（ＦＡ）の−例を示す回路図である。

何れの例も３ビツト入力ａｂｃの加算結果Ｓおよびキャ
リＣを出力する。第３図は１３個のＣＭＯ３４０〜５２
を用いて構成した例で、合計で２６個のトランジスタを
使用する。なお、破線の経路を接続すれば、ＣＭＯ３１
個（４１）を除くことができる。第４図は３つのナント
ゲート６０〜６２゜２つのＥＸゲート６３．６４を用い
て構成した他の例で、合計で３２個のトランジスタを使
用する。

〔発明の効果〕

本発明によれば、上記のように構成したので、演算速度
を向上しつつレイアウト容易性の改善を図ることができ
る。

【図面の簡単な説明】

第１〜４図は本発明に係る乗算器の一実施例を示す図で
あり、 第１図はその概念構成図、 第２図はその分割加算段の一部の構成図、第３図はその
全加算器の構成図、 笥４図はその全加算器の他の構成図である。 第５．６図は従来の配列式乗算器を示す図であり、 第５図はその概念構成図、 第６図はその乗算網の一部の構成図である。 第７．８図は従来のＷａｌｌａｃｅツリーを示す図であ
り、 第７図はその概念構成図、 第８図はその加算部の一部の構成図である。 ２１・・・・・・加算段、 ２２−・・・・加算回路、 ２３．２４．２５・・・・・・分割加算段。 詔、２４．２５＝分割加算段 一実施例の橿念構成図 第１図 第 ３ 図 被乗数 １ Ｐ。 第 図 ○○■ Ｏ■■ ■■■ Ｏ■■ ００■ Ｃ：　ＣＡＲＲＹ 乗算網の一部の構成図 第６図 被乗数 従来のＷａｌｌａｃｅツリーの概念構成図第７図 番

Claims (1)

1. 【特許請求の範囲】 加算段を複数に分割し、 各分割加算段を配列形乗算器で構成するとともに、 各分割加算段の出力を加算するＷａｌｌａｃｅツリー構
   成の加算回路を備えることを特徴とする乗算器。