KR940008613B1

KR940008613B1 - 캐리선견가산기와 캐리전송방법

Info

Publication number: KR940008613B1
Application number: KR1019860009312A
Authority: KR
Inventors: 탕보; 피. 겔싱어 페트릭
Original assignee: 인텔 코포레이션; 에프. 토마스 듄랩, 쥬니어
Priority date: 1986-01-21
Filing date: 1986-11-05
Publication date: 1994-09-24
Also published as: DE3700991A1; KR870007460A; JP2594428B2; JPS62172429A; CN1003678B; HK57290A; GB2185605A; DE3700991C2; GB2185605B; CN87100346A; GB8624162D0; SG34590G; US4737926A

Abstract

내용 없음.

Description

캐리선견가산기와 캐리전송방법

제1도는 종래의 리플캐리가산기를 나타낸 회로구성도.

제2도는 종래의 캐리선견가산기를 나타낸 회로구성도.

제3도는 각 캐리선견회로에서 4비트로 배합(grouping)된 종래의 실시예를 나타낸 도면.

제4도는 종래의 캐리선견가산기의 작용을 설명하는 도면.

제5도는 본 발명에 따른 비트의 불규칙적인 배합을 나타낸 도면이다.

* 도면의 주요부분에 대한 부호의 설명

10, 17 : 비트가산기스테이지 11 : 캐리-인

12 : 캐리-아웃 13, 14, 18, 19 : 비트(A, B)

22 : 비트스테이지 23 : 캐리전송/발생회로

24 : 캐리전송신호 25 : 캐리발생신호

29∼33 : 비트스테이지 36 : 선견회로

40, 67 : 선견블록 50 : 최하위유효비트가산기(비트 0가산기),

65 : 최상위유효비트가산기(비트 31가산기)

71 : 선견출력

본 발명은 디지탈가산기에 관한 것으로, 특히 가산기에서의 캐리선견(carry lookahead) 구조와 캐리전송이 지연되는 것을 감소시킬 수 있도록 된 캐리전송방법에 관한 것이다.

일반적으로, 컴퓨터나 마이크로프로세서의 중심이 되는 주요부는 산술논리회로(Arithmetic Logic Unit ; ALU)라 할 수 있는데, 이 산술논리회로의 가장 기본적인 기능의 하나로 디지탈수를 가산하는 기능을 들 수 있다.

또한, 이러한 산술논리회로에서 디지탈수를 가산하도록 된 가산회로는, 2개의 디지탈수를 결합하여 그에 대한 합계를 산출하기 위한 수단으로 채용되고 있는데, 이러한 가산회로에 있어서의 전형적인 반가산기(half adder)는 2개의 디지트(digit)를 가산하여 그에 대한 합계뿐만 아니라 캐리(carry)를 발생시키는데 반하여, 전형적인 전가산기(full adder)는 입력되는 캐리를 받아들여 이 캐리-인을 함께 가산함으로써 합계와 더불어 캐리-아웃을 발생시키도록 되어 있다. 여기서, 캐리-아웃은 그 다음의 유효비트에서 캐리-인으로서 기능하게 된다. 상기와 같은 각각의 전가산기를 순차적으로 결합하여 하나의 완전한 가산기를 구성하게 되는데, 이와 같이 구성되는 가산기의 가산범위는 종석접속된 스테이지(stage)의 수에 의해 결정된다. 그러나, 간단한 리플가산기에 있어서는, 현재의 스테이지에서의 가산을 수행하기 전에 전단의 스테이지에서 캐리를 발생시켜야만 하기 때문에 처리시간이 늦어지게 되는 결점이 있다.

이와 같은 결점을 해소하기 위해 선견회로(lookahead circuit)가 개발되었다. 전형적인 선견회로는 가산되어야 할 비트중 몇개의 수를 조사하여 그들 비트를 가산하기 전에 캐리-아웃을 발생시키도록 되어 있다. 따라서, 이러한 종래의 전형적인 선견회로에서는 4비트의 쌍을 결합하여 하나의 스테이지를 구성하고, 그 스테이지에서 합계를 산출하기 전에 다음 스테이지로 캐리-아웃을 공급하도록 되어 있다. 이러한 선견회로는 모든 비트위치를 통해 리플링(rippling)에 대한 필요성을 감소시켜, 그에 따라 처리시간을 감소시키도록 되어 있다. 그렇지만, 이러한 선견회로는 한 스테이지에서의 비트수가 증가함에 따라 그 크기가 커지게 되므로, 종래의 실시예에서는 하나의 스테이지당 4개로 비트수가 제한되는 문제가 있었다.

본 발명은 상기와 같은 문제점을 해결하기 위해 발명된 것으로서, 캐리의 전송을 최적화하기 위해 캐리선견을 불규칙한 배합(grouping)으로 결합시키는 개량된 구조를 제공하고자 하는 것으로, 종속접속된 선견회로의 중심부에 더 많은 비트를 배합하고, 전단과 후단에는 그보다 적은 비트로 배합함으로써 캐리전송이 더욱 빨리 이루어지도록 한 것이다. 그리고, 32-비트 프로세서와 같은 비트수가 많은 프로세서가 사용되는 경우, 산술논리회로에서의 캐리전송지연은 처리속도에 대한 제한요소로 나타나게 되는데, 본 발명은 이와같은 캐리전송지연을 감소시켜 처리속도를 향상시키는데 그 목적이 있다.

또한 본 발명은 선견회로에 대해 불규칙적인 배합으로 비트를 결합시키는 방법을 제공하고자 하는 것으로, 중앙의 스테이지에 더 많은 수의 비트를 배합하고, 스테이지의 전단과 후단에 그보다 적은 수의 비트를 배합함으로써, 종래의 배합방법보다 캐리전송이 더 빨리 이루어지도록 한 것이다. 그에따라, 32-비트 프로세서 사용시 종래의 기술보다 처리시간이 25%정도 향상되게 된다. 본 발명은 32-비트 배합에 적용한 실시예를 나타내고 있지만, 다른 가능한 조합에서도 이루어질 수 있고, 더욱이 본 발명은 산술논리회로에만 적용시킬 수 있는 것이 아니라 통상의 가산기회로에도 적용시킬 수 있는 것이다.

따라서, 본 발명의 목적은 상기한 바와 같이 캐리선견가산기에서 비트의 최적배합을 제공하고, 또 프로세서에서 산술논리회로의 처리시간을 단축시켜 캐리전송속도를 빠르게는 캐리전송방법을 제공함에 있다.

이하, 예시도면을 참조해서 본 발명의 실시예를 상세히 설명한다.

우선, 캐리선견의 개선된 배합에 대해 설명한다. 먼저, 본 발명이 기초로 하고 있는 기본개념을 입증하기 위해 종래의 기술에 대해 설명하면, 본 발명은 디멀티플렉스 32-비트 버스를 사용하는 32-비트 프로세서의 처리속도를 증가시킬 필요가 없는 것인데, 종래의 캐리선견배합방법으로는 TTL기술의 결과인 통상의 4비트로 일정하게 배합하는 방법이 이용되었다. 특히, 본 발명은 처리속도가 크게 단축되어진 현재의 반도체패키징에 대해서도 적당하다.

제1도는 종래의 리플캐리가산기를 나타낸 것으로, 다수의 가산기로 이루어진 32-비트 가산기는 2개의 32-비트수(A, B)와 함께 캐리-인 C0(11)을 가산하여 그에 대한 합계와 캐리-아웃 Cout(12)을 발생시키게 되는데, 비트 0가산스테이지(10)는 비트 A0(13) 및 B0(14)와 함께 캐리-인 C0(11)을 받아들여 비트 0의 합계 S0(15)와 캐리 C1(16)을 산출하고 그중 캐리를 다음의 비트스테이지(17)에 공급하게 된다. 그리고, 스테이지(17)는 2번째의 비트 A1(18)과 B1(19)에 대해 상기한 바와 같이 순차적으로 비트가산 및 캐리발생작용을 수행하여 그에 대한 합계 S1(20)과 캐리 C2(21)을 발생시키게 된다. 이와 같은 동작을 캐리-아웃 Cout(C32)이 발생될 때까지 32회 연속적으로 반복되게 된다. 그러므로, 각 스테이지에서 가산동작을 수행하는데 t시간이 걸린다면, 종래의 32-비트 리플가산기에 의한 방법에서는 32t시간에 캐리-아웃 Cout(12)이 발생하게 된다.

제2도는 선견구조를 사용하는 종래의 32-비트 가산기를 나타낸 것으로, 동도면에서 각 비트스테이지(22)에는 캐리전송/발생회로[PG(propagetion/generate)회로 ; 23]가 결합되어 있다. 이러한 각 PG회로(23)는 다음의 진리표에 따라 캐리전송신호(24)와 캐리발생신호(25)를 생성하게 된다 :

Gn=An·Bn ………………………………………………………………… (1)

Pn=An

Bn ……………………………………………………………… (2)

그리고, 합계(26)는

Sn=An

Bn

Cn ……………………………………………………… (3)

으로 구해지게 된다.

여기서, Pn=1일때에는, 캐리-인은 Gn값에 관계없이 캐리-아웃으로 전송되게 된다. 반면에, Pn=0일때에는, Gn의 값은 캐리-인의 값에 관계없이 캐리-아웃을 결정하게 된다. 이러한 캐리전송신호(24)와 캐리발생신호(25)는 종래기술에서 잘 알려진 신호로서, 이들 2개의 신호를 생성하기 위해 많은 회로들이 설계되어 있다.

선견회로(36)는 비트 0스테이지 내지 비트 3스테이지(30, 31, 32, 33)로부터의 캐리전송신호(24) 및 캐리발생신호(25)뿐만 아니라 캐리-인 C0(34)를 인가받게 된다. 그러므로, 상기 선견회로(36)는 다음의 진리표에 따라 내부적으로 그룹캐리전송신호(Pg)와 그룹캐리발생신호(Gg)를 발생시키게 된다 :

Gg=G3+P3G2+P3P2G1+P3P2P1G0 ………………………………… (4)

Pg=P3·P2·P1·P0 ……………………………………………………… (5)

이때 선견회로(36)는 비트 3스테이지(33)의 캐리-아웃(C4)에 상당하는 출력(35)을 발생시키게 되는바, 여기서 캐리-아웃(C4)은

Cn=Gn-1+Pn-1Gn-2+Pn-1Pn-2Gn-3+…+Pn-1Pn-2…P0G0 (6)

로 표시되는 일반식으로부터

C4=C3+P3G2+P3P2G1+P3P2P1G0+P3P2P1P0C0 ……………… (7)

으로 결정되게 된다.

또 상기 식(7)은 상기 식(4)와 식(5)로부터 다음과 같은 등가식으로서 얻어지게 된다 :

C4=Gg+PgC0 ………………………………………………………………… (8)

그러므로, 상기와 같은 선견회로(36)를 사용함으로써, 블럭에 대한 캐리-아웃값은 그들 블럭[비트 0스테이지∼비트 3스테이지(30∼33)]에 대해 계산되는 합계값과 동시에 계산되게 된다.

제3도는 선견블럭(40)당 4비트씩 배합된 상태를 나타낸 것으로, 32-비트 가산기에서는 캐리-아웃 C32(41)을 발생시키기 위해 8개의 블럭이 필요하게 되고, 각 선견블럭(40)은 리플캐리방식으로 다음의 유효블럭에 캐리(42)를 전송할 수 있도록 연결되어 있다. 그리고, 선견블럭(40)들은 그 비트스테이지들에서 가산동작과 동시에 캐리를 결정하도록 되어 있기 때문에, 캐리-아웃(41)은 제1도에 도시된 리플구성보다 더 빨리 발생되게 된다. 또한, 각 선견블럭(40)은 병렬로 수행될 수 있기 때문에, 상기 제한요소는 캐리선견회로를 통해 캐리를 전송하는데 필요한 총시간을 결정하게 된다.

제4도는 선견블럭(40)의 구체적인 작용을 보다 상세하게 나타낸 것으로, 각 선견블럭(40)은 제3도에 도시된 실시예와 동일하게 4비트씩 배합되어 있다. 각 선견블럭(40)으로부터 출력되는 캐리(42)는 내부적으로 발생되는 그룹캐리발생신호 Gg(45) 또는 그룹캐리전송신호 Pg(46)에 의해 결정되는바, 여기서 Cout=Gg+PgCi이다. 한편, 각 비트에 대한 비트가산기(44)는 각 선견블럭에 대해 4개의 그룹으로 연결되어 있다. 그러므로, 캐리-인 C0(47)이 모두 8개의 선견블럭(40)을 통해 전송되어야만 할때 가장 긴 리플효과가 발생하게 되고, 그룹캐리전송신호(Pg)가 0으로 될때 일련의 캐리전송이 종료되게 된다.

여기서, 캐리-인 C0(47)이 1이고, 캐리-아웃 Cout(C32)이 1인 경우, 전송경로는 8개의 모든 선견블럭(40)을 통해 연속적으로 이어지게 된다[캐리-인 C0(47)이 각 선견스테이지를 통해 전소된다고 가정할 경우, 이때 만일 각 선견회로마다 L시간씩 지연된다면 총전송지연시간은 t=8L로 되게 되는데, 실제로는 캐리가 비트스테이지(0)의 출력에서 발생되어 비트스테이지(30)의 출력에서 종료될때 가장 좋지 않은 상황이 발생하게 된다. 이러한 가장 좋지 않은 경우에 있어서 캐리전송경로는 화살표(48)로 나타낸 바와 같이 된다. 스테이지(0) 및 스테이지(31)이 캐리(P0=P31=0)를 전송하지 않기 때문에, 캐리는 비트(1,2,3,28,29,30)에 대해 비트가산기를 매개해서 리플을 발생시키게 된다. 또한, 캐리는 선견블럭(2∼7), 즉 6개의 블럭을 통해 전송되게 된다. 그러므로, 캐리를 전송하기 위한 각 비트가산기에 대한 지연이 B시간주기로 되면, 총전송지연은

T=3B+6L+3B

로 되고, 만일 B=L이라면

T=12B

로 된다.

그러므로, 4비트이상의 선견회로를 구성할 수 있다고 할지라도 논리회로는 식(6)에 의해 나타내어진 바와 같이 복잡해지게 된다. 또한, 집적회로구성의 초기단계에서는, TTL패캐지가 패키지당 4비트 가산기를 내장하도록 되어 있으므로, 단일 패키지속에 설치된 4비트 선견회로가 선택되어 4비트 가산기의 기능을 보충하게 된다. 이러한 경향은 지금까지도 계속되고 있다.

본 발명은 상기와 같은 단일 반도체칩에 결합된 고속 32-비트 마이크로프로세서를 개발할 필요성이 없는 것으로서, 그 이유는 고밀도의 단일의 패키징때문에 실제로 비트그룹내의 많은 비트들이 선견의 목적에 어긋나는 복잡한 회로망을 구성하게 된다는 것 이외에 패키징에 대해서는 관련이 없기 때문이다.

제5도는 본 발명의 작용을 나타낸 것으로, 동도면에서 32-비트 전가산기(60)는, 최하위비트(LSB)가산기인 비트 0가산기(50)와 최상위비트(MSB)가산기인 비트 31가산기(65)가 리플방식으로 종속접속되어 배열된 것이다. 32-비트 가산기(60)의 각 비트가산기(61)에는 전단의 비트가산기로부터 전송되는 캐리-인과 함께 2개의 비트가 입력되고, 그에따라 도시되지 않은 다음단의 비트가산기에 캐리-아웃을 발생시키게 된다. 그리하여 상기 최하위비트가산기(50)는 캐리-인 C0(64)을 받아들이게 되고, 최상위비트가산기(65)는 캐리-아웃(66)을 발생시키게 된다. 또한 각 비트가산기(61)는, 그의 각각의 선견캐리발생블럭(67)에 도시되지 않은 전송신호선(P)과 발생신호선(G)을 제공하는 캐리전송/발생회로(PG회로)내에 포함된다. 또, 각 선견블럭(67)은 종속접속되어 전단의 선견블럭으로부터 캐리-인을 받아들임으로써 다음단의 선견블럭으로 캐리-아웃을 발생시키도록 되어 있다. 또한, 첫번째 선견블럭(52)은 캐리-인(64)을 받아들이게 되고, 마지막 선견블럭(62)은 캐리-아웃(66)을 발생시키게 된다.

불규칙한 배합은, 스테이지의 중간에서의 많은 수의 비트로 이루어진 그룹고 전단과 후단에서의 적은 수의 비트로 이루어진 그룹을 갖춘 8개의 캐리선견블럭으로 구성된다. 여기서, 비트 0가산기(50)와 비트 1가산기(51)는 첫번째 그룹을 구성하는 것이며, 캐리선견은 첫번째 블럭(52)에 의해 발생되게 된다. 2번째 블럭(55)은 3비트로 구성되고, 또 그룹당 비트수는 중간블럭(56)에 이를때까지 증가되며, 그후의 그룹당 비트수는 차기 블럭으로 갈수록 감소된다.

비트들의 각 블럭으로부터의 캐리-아웃은 리플캐리-아웃(70) 또는 비트들의 다음 그룹에 캐리-인으로서 입력되는 선견출력(71)에 의해 산출된다. 물론, 캐리-아웃은 선견블럭(67)으로부터 출력되는 것이 바람직하다.

제5도에서의 비트시켄는 3 4 5 6 5 4 3 2의 배열을 갖도록 되어 있음을 나타내고 있다. 여기서, 최악의 전송상태는 위치(53)에서 시작하여 비트스테이지(1)와 선견블럭(2∼7) 및 비트스테이지(29, 30)를 통해 위치(54)에서 종료되는 경우인 바, 이때의 총지연시간은

T=2B+6L+1B(B는 비트스테이지지연, L은 선견블럭지연)

이고, 만일 L=B이라면 T=9B로 된다.

이와 같은 지연은 12B로 최악의 지연시간을 갖는 규칙적인 배합보다 25%정도 감소되게 되는바, 이것은 비트가 규칙적으로 배합되는 종래의 기술보다 처리시간이 25%정도 감소되는 것을 의미한다.

상기 실시예에 있어서, 다음과 같은 패턴

3 4 5 6 5 5 4

이 선택되게 되면, 비트스테이지지연(B)이 선견지연(L)보다 짧아지기 때문에 상기와 같은 패턴은 최적의 전송지연을 제공하게 된다.

상술한 바와 같이 본 발명은 32-비트 패턴에만 적용되었지만, 본 발명은 32비트 이외의 패턴에도 적용시킬 수가 있다. 또한, 선견지연(L)과 비트스테이지지연(B)의 특성에 의거하여 다수의 불규칙한 배합을 구성할 수 있게 되고, 불규칙한 선견배합을 사용하여 최적의 캐리경로지연을 산출할 수 있게 된다. 더욱이, 본 발명은 산술논리회로(ALU)의 가산회로에만 제한되지 않고, 다른 가산회로에도 사용할 수가 있다.

또한, 본 발명에서 캐리선견회로에 대해 불규칙적으로 가산비트를 배합하는 방법은 상기한 바와 같다.

Claims

각각의 캐리전송신호를 발생시키는 복수의 셀을 갖춘 디지탈가산기에 있어서, 상기 셀들의 상기 캐리전송신호에 대한 캐리전송경로를 제공하는 복수의 캐리선견회로를 상기 셀들중 소정수의 셀에 각각 결합시키고, 상기 각 캐리선견회로에 대한 소정수의 셀들로 그룹을 형성하되 상기 그룹들중 적어도 2개 이상을 상기 셀들과 다른 수의 셀들로 구성함으로써, 상기 디지탈가산기에서의 캐리전송지연을 단축시키도록 된 것을 특징으로 하는 캐리발생장치.
제1항에 있어서, 상기 캐리선견회로는 직렬로 배열되되 중간그룹이 후단에서의 그룹보다 더 많은 셀을 갖도록 구성된 것을 특징으로 하는 캐리발생장치.
제2항에 있어서, 상기 캐리선견회로는 32개의 셀에 대해 상기 캐리전송경로를 제공하도록 된 것을 특징으로 하는 캐리발생장치.
제3항에 있어서, 상기 셀들은 3 4 5 6 5 4 3 2로 배합된 것을 특징으로 하는 캐리발생장치.
제3항에 있어서, 상기 셀들은 3 4 5 6 5 5 4로 배합된 것을 특징으로 하는 캐리발생장치.
제5항에 있어서, 상기 캐리방생장치는 반도체칩에 내장되어 있는 것을 특징으로 하는 캐리발생장치.
각각 캐리전송신호와 캐리발생신호를 제공하도록 된 복수의 셀로 구성된 디지탈캐리선견가산기에 있어서, 상기 셀들로 이루어진 소정그룹에 각각 접속됨과 더불어 서로 직렬로 접속된 캐리선견스테이지로 구성되되, 상기 그룹은 중간부위에서 많은 수의 셀을 갖고 중앙부위로부터 멀어질수록 적은 수의 셀을 갖도록 구성됨으로써, 상기 가산기의 캐리전송지연을 단축시키도록 된 것을 특징으로 하는 캐리정송회로.
제7항에 있어서, 상기 32개의 셀이 3 4 5 6 5 4 3 2의 상기 소정의 그룹에 배열되어 있는 것을 특징으로 하는 캐리전송회로.
제7항에 있어서, 상기 32개의 셀이 3 4 5 6 5 5 4의 상기 소정의 그룹에 배열되어 있는 것을 특징으로 하는 캐리전송회로.
제9항에 있어서, 상기 캐리전송회로는 반도체칩에 내장되어 있는 것을 특징으로 하는 캐리전송회로.
각각 캐리전송신호와 캐리발생신호를 산출하도록 복수의 셀들을 직렬로 배열하는 단계와, 각 그룹에 대해 캐리선견신호를 발생시키기 위해 상기 셀들을 그룹당 소정수의 셀들로 배합하되 상기 그룹중 적어도 2개이상의 그룹은 서로 다른 수의 셀들로 배합되는 한편, 중앙부위에 가까워질수록 많은 수의 셀그룹을 이룸과 더불어 중앙부위로부터 멀어질수록 적은 수의 셀그룹을 이루도록 배합하는 단계, 각 셀그룹에 대해 캐리 전송통로를 제공하도록 다수의 캐리선견회로를 직렬로 배열하는 단계 및 상기 캐리선견회로에 상기 각 셀그룹을 접속하는 단계로 이루어져, 상기 디지탈가산기에서의 캐리전송지연을 단축시킬 수 있도록 된 것을 특징으로 하는 캐리전송방법.
제11항에 있어서, 3 4 5 6 5 4 3 2의 배합으로 32개의 셀을 배합하는 단계를 더 구비한 것을 특징으로 하는 캐리전송방법.
제11항에 있어서, 3 4 5 6 5 5 4의 배합으로 32개의 셀을 배합하는 단계를 더 구비한 것을 특징으로 하는 캐리전송방법.