JPH02245926A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 論理回路に係り、特に並列全加算器の桁上げ伝播処理回
路に関し、 従来の桁上げ伝播処理回路を補完し、さらに高速な論理
演算を可能とする最適バイパス回路を備えた論理回路を
提供することを目的とし、下位桁からの２進信号を逐次
選択的に伝播させる複数の逐次選択伝播処理回路からな
る主経路と、当該主経路における複数桁分の前記逐次選
択伝播処理回路をバイパスするバイパス経路と、を備え
て２進信号を同時並列的に生成する論理回路において、
前記逐次選択伝播処理回路をバスパスするバイパス経路
を連続して３個以上有し、かつ、その各バイパス経路の
バイパス桁数を下位桁側から上位桁側に向かって順次１
桁ずつ増加させて構成する。

第２の発明は、下位桁からの２進信号を逐次選択的に伝
播させる複数の逐次選択伝播処理回路からなる主経路と
、当該主経路における複数桁分の前記逐次選択伝播処理
回路をバイパスするバイパス経路と、を備えて２進信号
を同時並列的に生成する論理回路において、前記逐次選
択伝播処理回路をバイパスするバイパス経路を連続して
３個以上有し、かつ、その各バイパス経路のバイパス桁
数を下位桁側から上位桁側に向かって順次１桁ずつ減少
させて構成する。

〔産業上の利用分野〕

本発明は論理回路に係り、特に並列全加算器の桁上げ伝
播処理回路に関する。

桁上げ伝播処理回路はディジタル論理回路により並列全
加算器を構成する場合に桁上げ信号を下位桁から上位桁
へ高速に伝播処理させるための回路である。かかる桁上
げ伝播処理回路として、「マンチェスタ形格上げ伝播処
理回路」が広く知られている。また、最近ではこのマン
チェスタ形格上げ伝播処理回路を利用して、ある条件の
下では桁上げ信号を伝播経路（以下、主経路という。）
のいくつかの桁数分だけバイパスさせてもよい場合があ
ることに着目し、主経路にバイパス回路を設けたものが
知られている。しかし、このマンチェスタ形格上げ伝播
処理回路の応用回路では、多重のバイパス回路を使用し
ているため、各バイパス回路の終端にＡＮＤゲートやＯ
Ｒゲートの結合子的に作用する論理回路が用いられてい
る。このようなゲートの存在は、当該ゲートへの一方の
入力信号がバイパスされて高速伝播されたとしても他方
の人力信号が確定するまで信号論理が決まらず、みかけ
ほど高速化されない。したがって、バイパス回路の多重
化を極力排除してＡＮＤゲート等の介在を除外すべきで
ある。ところが、バイパス回路を主経路に直接ワイヤー
ド接続することは、主経路側の信号とバイパスされてき
た信号との競合を生じ、その点での信号論理が不定とな
る。というのは、主経路側の信号が伝播されてくるまで
、たとえバイパス回路側の信号が高速伝播されてもその
点の信号が確定しないからである。このことは、特にＣ
ＭＯ８）ランジスタを用いて構成された桁上げ伝播処理
回路の場合に問題となる。その理由は、ＣＭＯ８）ラン
ジスタは過渡状態にて電力を消費するという特性を有す
ることから、上記信号の不定状態、すなわち過渡状態に
おいてＣＭＯ５）ランジスタは電力を消費しつづけると
いう不具合が生じるからである。

このように、現在では、バイパスの多重化を極力避け、
バイパス回路の終端を主経路に接続する場合に直接的に
接続することとし、その場合の主経路側の信号とバイパ
スされた信号との競合による不定状態をいかに解消する
か、という点に研究開発の方向が向いている。本発明は
、このバイパス回路の設は方の改良に関するものである
。

〔従来の技術〕

第１従来例 第８図に、従来の桁上げ伝播処理回路として、上記応用
回路の例を第１．従来例として示す。

この桁上げ伝播処理回路は、トランスファゲート（また
はトランスミッションゲート；ＴＧ）を多段直結した回
路を桁上げ伝播処理回路とするマンチェスタ形格上げ処
理回路にバイパスを設けて高速化を図つたちのである。

この場合、トランスファゲートとして、ＰＭＯＳ）ラン
ジスタとＮＭＯＳトランジスタに並列に接続した構成が
採用されている。また、図中、Ａは４ビット分の全加算
器が含まれる正論理の桁上げブロック、Ｂは４ビット分
の全加算器が含まれる負論理の桁上げブロックを示す。

この方式は、他の処理方式に比べて少ない素子数で高速
動作を実現できるので、主としてマイクロプロセッサ等
に組込まれて利用されている。

しかしながら、この桁上げ伝播処理回路は次の点に改良
の余地を残している。

第１に、桁上げ伝播処理バイパス回路が２人力ＮＡＮＤ
ゲートまたは２人力ＮＯＲゲートの入力端で終端してい
るため、ＮＡＮＤゲートまたはＮ　ＯＲゲート自体の信
号伝播処理遅延がトランスファゲートを通過するのに要
する遅延（トランスファゲート１段当たりτ０とする）
に加算されて桁上げ伝播処理時間が長くなる。

第２に、桁上げ信号伝播処理のクリティカル・バスにお
ける遅延（γＣとする）は、第４桁で発生した桁上げ信
号が第２６桁に伝播するまでの時間、すなわち τｃ−２（３τ。＋τ１）＋３輸０＋τｌ）＋（τａ＋
τＤ）−τ１ 一１０τｏ＋４τｌ＋τＤ’ ただし、τ　およびτＤはそれぞれインバータ、トラン
スファゲート、２人力ＮＡＮＤゲートの１個当たりの遅
延時間、で表されるが、バイパス回路の設定を工夫する
ことによってこの遅延時間τ０をより短縮できる余地が
残されている。

第２従来例および第３従来例 そこで、本願発明者は、上記第１従来例における第１の
点を改良するものとして第２従来例の発明（以下、第２
従来例という。）を、また第２の点を改良する発明（以
下、第３従来例という。）を先に出願した。それらを第
９図に示し、以下にその要旨を開示する。

第２の従来例は、下位桁から順次上位桁へ信号を伝播処
理させる主経路（＃１．＃２．　・・・、）に、制御回
路（２ａ）によってオン・オフが制御される少なくとも
一つのバイパス回路（＃１′＃２′、・・・、）を設け
、該バイパス回路がオン状態になった時に該バイパス回
路の終点から見て直ぐＦ位桁側にある前記主経路上の桁
上げ信号伝達回路（１）そのものをオフ状態にし、該バ
イパス回路を通過する信号のみを上位桁側へ伝達するよ
うにしたことを特徴とするものである。

この第２従来例によれば、バイパス回路がオン状態にな
った時に該バイパス回路の終点がら見て直ぐ下位桁側に
ある主経路の桁上げ信号伝達回路をオフ状態に制御して
いるので、バイパス回路を経由した信号と主経路を逐次
伝播してきた信号との競合を回避することができる。従
って、従来形に見られたようなＮＡＮＤゲート、ＮＯＲ
ゲート等の多人力組み合わせ回路を、桁上げ信号伝播経
路内に用いる必要がないので、該ゲート自体の信号伝播
遅延の分だけ桁上げ伝播処理に要する時間を短縮するこ
とができる。

第３の従来例は、下位桁から順次上位桁へ信号を伝播処
理させる主経路（＃１．＃２．・・・　）上のｍ　（ｍ
≧２）桁の伝播処理回路に対し設定された第１のバイパ
ス回路（＃１’）と、該第１のバイパス回路と重複しな
いように設定された第２のバイパス回路（＃２’）と、
該第１のバイパス回路の内部に始点を有し、該第２のバ
イパス回路の内部に終点を有する少なくとも１つの第３
のバイパス回路（１３’　）とを具備することを特徴と
するものである。

この第３従来例によれば、互いに重複しないように設定
された２つのバイパス回路の一方の内部に始点を有し、
他方の内部に終点を有する付加的なバイパス回路を設け
ているので、クリティカル・ｔクスにおける桁上げ信号
伝達回路（トランスファゲート）の通過段数を減らすこ
とが可能となる。

それによって、桁上げ信号の伝播遅延が小さくなり、高
速処理が実現され得る。

〔発明が解決しようとする課題〕

上記第２従来例および第３従来例によれば、他の桁上げ
伝播処理回路に比べはるかに高速で信号処理を行うこと
ができる。

しかし、これらが最適なものではなく、バイパス回路の
設は方にはなお改良の余地が残されている。

したがって、本発明は従来の桁上げ伝播処理回路を補完
し、さらに高速な論理演算を可能とする最適バイパス回
路を備えた論理回路を提供することを目的とする。

〔課題を解決するための手段〕

上記課題を解決するために、本願箱１の発明は、下位桁
からの２進信号（Ｔ　　　、但し、ｉ−０゜−ｔ １．２．３．・・・ｍ−１）を逐次選択的に伝播させる
複数の逐次選択伝播処理回路（１ａ、　　１　ｂ）から
なる主経路と、当該主経路における複数桁分の前記逐次
選択伝播処理回路（ｌ　ａ、　　１　ｂ）をバイパスす
るバイパス経路と、を備え、２進信号（Ｔ１）を同時並
列的に生成する論理回路において、前記逐次選択伝播処
理回路（ｌ　ａ、　　１　ｂ）をバイパスするバイパス
経路を連続して３個以上有し、かつ、その各バイパス経
路のバイパス桁数を下位桁側から上位桁側に向かって順
次１桁ずつ増加させて構成する。

また、本願箱２の発明は、下位桁からの２進信号（Ｔ　
　　、但し、ｉ−０，１，２，３，・・・ｍ−１）を逐
次選択的に伝播させる複数の逐次選択伝播処理回路（１
ａ、　　１　ｂ）からなる主経路と、当該主経路におけ
る複数桁分の前記逐次選択伝播処理回路（１ａ、　　１
　ｂ）をバイパスするバイパス経路と、を備え、２進信
号（Ｔ１）を同時並列的に生成する論理回路において、
前記逐次選択伝播処理回路（ｌａ、ｌｂ）をバイパスす
るバイパス経路を連続して３個以上有し、かつ、その各
バイパス経路のバイパス桁数を下位桁側から上位桁側に
向かって順次１桁ずつ減少するよう構成する。

〔作用〕

第１の発明によれば、逐次選択伝播処理回路（１ａ、　
　１　ｂ）をバイパスするバイパス経路を連続して３個
以上有し、かつ、その各バイパス経路のバイパス桁数を
下位桁側から上位桁側に向かって順次１桁ずつ「増加」
させるように構成したことにより、２進信号（Ｔ１）が
伝播されるのに最も時間を必要とする最大桁に向かうほ
ど逐次選択伝播処理回路（ｌａ、ｌｂ）のバイパスされ
る数が増えることになる。したがって、下位桁側では上
位桁側よりもバイパスによる信号伝播速度が遅く、上位
桁になるほど徐々にバイパスによる信号伝播速度が速く
なる。このことは、主経路全域（最下位桁０から最上位
桁ｍ−１まで）の各桁から最上位桁に至る信号伝播時間
を平均化することを意味する。その結果、下位桁側では
従来より信号伝播速度が遅いこともありうるが、上位桁
に向うほど速くなるので、全体としては従来よりも、回
路内の最大桁（Ｔ　　　）に至る経路を最短化し馴−１ てｍ個の２進信号（Ｔ１）の生成に要する時間を短縮す
ることができる。

また、第２の発明によれば、逐次選択伝播処理回路（１
ａ、　　１　ｂ）をバイパスするバイパス経路を連続し
て３個以上有し、かつ、その各バイパス経路のバイパス
桁数を下位桁側から上位桁側ゆ向かって順次１桁ずつ「
減少」させるように構成したことにより、当該回路内の
最下位桁（０）より下の桁から伝播してきた信号が回路
内の各桁（Ｔ１）に至る経路を最短化して、ｍ個の２進
信号（Ｔ１）の生成に要する時間を短縮することができ
る。

〔実施例〕

次に、本発明の実施例を図面に基づいて説明する。

原　　理 まず、本発明の原理を概説する。

一般的事項として、桁上げ伝播処理回路は、次の論理式 ％式％ で表わされる２進信号Ｔｔを、各桁において同時には“
１”とならない２種類の桁上げ制御信号Ｑｉ”ｉを用い
て制御し、そして逐次下位桁から上位桁へ選択的に伝播
させることにより、同時並列的に生成する回路である。

第１図に本願箱１の発明に係る桁上げ伝播処理回路の回
路構成を示す。第１図（ａ）は最下位桁より１桁下の桁
（ｈ−１）から伝播してきた２進信号Ｔ　　をＴ−１と
し、最上位桁（ｍ−１）を−ｔ Ｔ１４として合計１５桁の各２進信号Ｔ１を生成する回
路である。第１図（ｂ）は最下位桁（ｈ）から伝播して
きた２進言号Ｔ、をＴ。とし、最上位桁（ｍ−１）をＴ
１５として合計１５桁の各２進信号Ｔ、を生成する回路
である。

第１図において、桁上げ伝播処理回路は、大別して主経
路と４つのバイパス回路とからなる。

主経路は、逐次選択伝播処理回路１ａと、終端選択伝播
処理回路１ｂの直列連鎖回路からなる。

逐次選択伝播処理回路１ａは、第１桁の２進言号Ｔ　と
して第ｉ−１桁からの２進言号Ｔ　　１当該桁の桁信号
発生信号Ｑ１とのいずれかを、導通制御信号Ｒ１の信号
値に応じて逐次選択して伝播させる回路であり、その具
体例は第３図により後述する。また、終端選択伝播処理
回路１ｂは、第１桁の２進言号Ｔ１として第ｉ−１桁か
らの２進言号Ｔ　　１当該桁の桁上げ制御信号Ｑ１また
はバイパス回路を通って当該桁へ伝播してきた２進言号
Ｔｏのいずれかから、導通制御信号Ｒ１およびバイパス
制御信号り。の信号値に応じて選択的に伝播させる回路
で、各バイパス回路の終段に設けられている。終端選択
伝播処理回路１ｂの具体例は第４図により後述する。

バイパス回路としては、２桁バイパス回路２．３桁バイ
パス回路３．４桁バイパス回路４．５桁バイパス回路５
の４つの回路が形成されている。

２桁バイパス回路２は２桁を、３桁バイパス回路３は３
桁を、４桁バイパス回路４は４桁を、そして５桁バイパ
ス回路５は５桁を一度にバイパスするバイパス信号Ｔ。

とり、を生成伝播する回路である。このように、バイパ
ス回路は上位桁に向かうにつれて順次１桁ずつバイパス
する桁数が増加するように結線されている。その具体例
は３桁バイパス回路３を例にして第５図により後述する
。

このようにｍ個の２進言号Ｔ　＋　　（１−Ｑ　、１２
．３．・・・ｍ−１）を下位桁からの信号の逐次選択伝
播により生成する回路において、逐次的に信号を伝播さ
せる主経路のほかに、複数桁をバイパスするバイパス経
路２．３．４．５．・・・を設け、そのバイパスする桁
数を下位桁から順次ひとつずつ増やすようにして３個以
上の連続するバイパスを設けることにより、回路内の最
大桁Ｔ　　に至鳳−す る経路を最短化して、ｍ個の信号Ｔ、の生成に要する時
間を短縮する。

第１図の（ａ）と（ｂ）とは、生成すべき信号Ｔ　がＱ
、なる信号を必要とするかどうかで使い分ける必要があ
る。たとえば、Ｔ１がｍ桁の並列加算器における桁上げ
信号Ｃの場合はＱ−１は最下位桁よりも１桁下の桁から
の桁上げ信号Ｃ−１であるので、−船釣には第１図（ａ
）の方を使う。

また、Ｔ１が累積桁上げ制御信号ＢＰ１の場合はＱ−１
は“１”　　　Ｑ、　　（ｉ−０，１，２，・・・）−
“０”として、第１図（ａ）の方を使うか、もしくはＱ
　をＰ　　％Ｑ１　（ｔ−ｉ、２．・・・）−“０”Ｏ として第１図（ｂ）の方を使う。Ｔ１が累積桁上げ発生
信号ＢＧ、の場合は、Ｑ−１は＃０”ゆえ、第１図（ｂ
）の方を使う。

次に第２図に本願第２の発明に係るＴ１信号伝播回路の
回路構成を示す。この伝播処理回路は第１図との比較に
おいて、バイパス回路のバイパス数が逆に上位桁に向か
うにつれて順次１桁ずつ減少するよう回路が構成されて
いる点で異なる。その他は第１図（ａ）、（ｂ）と同様
であるので説明を省略する。

このようにｍ個の二進信号Ｔ１　（ｉ−０，１゜２．３
．・・・ｍ−１）を下位桁からの信号の逐次選択伝播に
より生成する回路において、逐次的に信号を伝播させる
主経路のほかに、複数桁をバイパスするバイパス経路２
，３，４，５．・・・を設け、そのバイパスする桁数を
下位桁から順次ひとつずつ減らすようにして３個以上の
連続するバイパスを設けることにより、当該回路内の最
下位桁より下の桁から伝播してきた信号が回路内の各桁
Ｔ１に至る経路を最短化して、ｍ個の信号ＴＩの生成に
要する時間を短縮する。なお、ｍ個の信号群Ｔ１を生成
するのに、下位桁側の半分を第１図の方式のバイパス回
路、上位桁側の半分を第２図の方式のバイパス回路とす
ることにより、ｍ個のＴＩ倍信号同１時生成に要する時
間を最短にすることができる。

具体例 次に、本発明の具体例を第３図〜第６図に示す。

第３図に１桁の２過信号Ｔ１を下位桁からの２進言号Ｔ
　　および当該桁の桁信号発生信号Ｑｉ１導通制御信号
Ｒ１から生成する逐次選択伝播処理回路１ａについての
構成を示す。同図（ａ）は回路記号、（ｂ）は回路図を
示している。

この逐次選択伝播処理回路１ａは、ＣＭＯ５）ランジス
タを用いた正論理で形成され、主経路形成のための主経
路トランスファゲート１１が上位桁への２進言号Ｔ　　
の伝播を阻止すべく制御さｉ−す れるとき、２進言号Ｔ　　に代えて桁信号発生信号Ｑ１
を上位に伝播させるためのバイパス経路トランスファゲ
ート１２と、導通制御信号Ｒ１の反転信号を生成するイ
ンバータ１５とからなる。

第４図に、２過信号Ｔ１を伝播する逐次選択伝播処理回
路１ａにバイパス回路の終端を付加した１桁処理回路分
の終端選択伝播処理回路１ｂを示す。付加された回路は
、バイパス回路が導通するとき、２進言号Ｔ　　の上位
桁への伝播を阻止す１−す るための制御回路として作用するＮＯＲ回路２０、およ
びインバータ２１である。同様に（ａ）は回路記号、（
ｂ）は回路を示しており、ＣＭＯＳトランジスタによる
正論理で形成されている。

第５図に、バイパス回路の一例として３桁バイパス回路
３を示す。この３桁バイパス回路３はバイパス信号Ｔ。

を通過させるトランスファゲート１３と導通制御信号Ｒ
，Ｒ，Ｒを入力 ｊ　　　ｊ＋ｌ　　　Ｊ＋２ とするＮＡＮＤゲート１８と、インバータ１９とを含ん
でいる。２桁バイパス回路２．４桁バイパス回路４．５
桁バイパス回路５も同様なので図示ならびに説明を省略
する。

以上の第３図、第４図、第５図に示す逐次選択伝播処理
回路１ａ、終端選択伝播処理回路１ｂ。

２桁バイパス回路２．３桁バイパス回路３．４桁バイパ
ス回路４．５桁バイパス回路５を用いて第１図、第２図
の桁上げ伝播回路を構成した具体例を第６図に示す。

第６図は、全体として１０桁の桁上げ伝播回路の例であ
る。第６図中、第３図〜第５図と同一部分には同一の符
号を附して以下説明する。

第６図（ａ）において、１４は波形整形インバータであ
り、１６は信号伝播経路から各桁の桁上げ信号Ｃ１もし
くはその反転信号を出力するバッファインバータであり
、１７は桁上げ発生信号Ｇ、の反転信号を生成するイン
バータである。

第６図（ｂ）、（Ｃ）および（ｄ）はそれぞれ２桁分、
３桁分、および４桁分をバイパスする信号の通過を制御
する導通制御信号Ｌ　１導通制御信号Ｌ　１導通制御信
号Ｌ６と、各バイパス回路が終端する主経路上の主経路
トランスファゲート１１の導通を制御する導通制御信号
Ｌ　１導通制■ 御信号Ｌ　１導通制御信号Ｌ５を生成する回路例を示し
ている。このような各要素を組合せることにより、全体
として１０桁の桁上げ信号Ｃ１（Ｃｏ−Ｃ９）を生成す
る回路が構成される。

上記第６図は第１図の具体例を示したものであるが、第
２図の回路についても、同様な部分回路を使用して具体
回路が構成可能であることは容易に推察されよう。また
、桁上げ生成回路だけでなく、累積桁上げ発生信号生成
回路、累積桁上げ制御信号生成回路、累積群桁上げ発生
信号生成回路、累積群桁上げ制御信号生成回路について
も、前項で述べた信号の対応関係を用いることで同様に
して構成できることは明らかであろう。

このように、バイパスする桁数を順次−ずつ増やした３
つ以上の部分回路を連結した回路構成をすることにより
、回路内の最大桁Ｔ　　に至る経路を最短にしてｍ個の
信号Ｔｔの生成に要する時間を短縮する。

第６図の例では１０桁の桁上げ信号生成に対して、その
最上位桁Ｃ９への下位桁からの伝播のクリティカルパス
はトランスファゲートの通過段数で４段であるが、従来
例第７図（ａ）のように３桁毎のバイパスを設けた場合
（最下位の部分のみ端数処理で１桁）は５段（ｂ）のよ
うに４桁毎のバイパス（最下位部分は２桁）の場合も５
段となるため、本発明の回路の方が高速に最上位桁まで
信号が伝播することがわかる。同様に第２図のようなバ
イパス構成にしたときも、従来例第７図（ａ）、（ｂ）
のような均等桁パイ、パス方式に比べて、より高速に信
号を各桁まで伝播させることができることは容易に理解
できよう。本発明のバイパス設定方式により得た高速伝
播信号は群桁上げ処理方式などを用いて処理できるため
、当該回路の最上位桁までの伝播時間がそのまま桁上げ
生成回路全体のクリティカルパスにつながる。従って、
本発明の回路は桁上げ生成回路などの処理の高速化へ寄
与できる。

桁数の異なるバイパス回路を３つ以上連ねることを本発
明の必須要件としているのは、２つ連ねた回路は本発明
の趣旨に関わらず、簡単に利用され得るからである。た
とえば第７図（ｂ）の第０桁から第６桁までの桁上げ信
号処理においては、３桁のバイパスを持つ回路と４桁の
バイパスを持つ回路が連なってはいるが、これは端数処
理のためであり、連ねたことの効果も明確ではない。３
つ以上連ねて初めて本発明で指摘する効果が明確になる
と考えられる。

なお、第１図から第６図までの例ではバイパス桁数を１
（１桁のバイパスというのは実質意味がないのでバイパ
ス用ハードウェアは設けない）から始めるか、１で終わ
るようにしているが、かならずしもその通りでなくてよ
い。たとえば、第６図で下位の１桁分の回路を除去して
Ｂ２で制御される２桁バイパスを最下位桁を含む回路と
して、９桁の桁上げ信号生成回路を構成する場合も本発
明の一実施例となる。回折の回路を同時処理したいかに
より、最下位桁もしくは最上位桁を含む回路のバイパス
段数を設定すればよい。

〔発明の効果〕

以上の通り、本願発明によれば、バイパス桁数を下位桁
から上位桁側に順次１桁ずつ増加させた構成としたこと
により、主経路全体に亘って各バイパスの信号伝播時間
を平均化させたので全体とし高速化が図れる。

また、本願第２の発明によれば、バイパス桁数を下位桁
から上位桁側に順次１桁ずつ減少させて構成したので、
当該回路内の最下位桁よりさらに下の桁から伝播してく
る信号を処理する場合にｍ個の２過信号の生成時間を短
縮できる。

【図面の簡単な説明】

第１図は本願第１の発明の原理ブロック図、第２図は本
願第２の発明のブロック図、第３図（ａ）は逐次選択伝
播処理回路の記号説明図、 第３図（ｂ）はその回路図、 第４図（ａ）は終端選択伝播処理回路の記号説明図、 第４図（ｂ）はその回路図、 第５図（ａ）は３桁バイパス回路の記号説明図、第５図
（ｂ）はその回路図、 第６図は第１図の具体例の回路図、 第７図はマンチェスタ形格上げ伝播回路のブロック図、 第８図はマンチェスタ形格上げ伝播回路図、第９図は第
２、第３の従来例のブロック図である。 ＡＩ・・・被加数信号 Ｂ１・・・加数信号 ＢＰ、・・・累積桁上げ制御信号 Ｃ８・・・桁上げ信号 Ｇ１・・・桁上げ発生信号 Ｌｏ・・・バイパス制御信号 Ｌｌ・・・導通制御信号 Ｂ２・・・導通制御信号 Ｂ３・・・導通制御信号 Ｂ４・・・導通制御信号 Ｂ５・・・導通制御信号 り、・・・導通制御信号 Ｐｌ・・・桁上げ制御信号 Ｑｌ・・・桁信号発生信号 Ｒ１・・・導通制御信号 Ｔｉ・・・２過信号 Ｔｏ・・・バイパス信号 １ａ・・・逐次選択伝播処理回路 １ｂ・・・終端選択伝播処理回路 ２・・・２桁バイパス回路 ３・・・３桁バイパス回路 ４・・・４桁バイパス回路 ５・・・５桁バイパス回路 １１・・・主経路トランスファゲート １２・・・桁信号伝播トランスファゲート１３・・・バ
イパス経路トランスフアゲ−１４・・・波形整形インバ
ータ １５・・・インバータ １６・・・バッファインバータ １７・・・インバータ １８・・・ＮＡＮＤゲート １９・・・インバータ ２０・・・伝播阻止制御用ＮＯＲゲート２１・・・伝播
阻止制御用インバータ ２２・・・インバータ ト 主経路トランスファゲート 上位伝播トランスファゲート （ａ） （ｂ） 逐次選択伝播処理回路 （ｂ） 終端選択伝播処理回路 ８４＠ （ａ） （ｂ） ６桁バイパス回路 第 図

Claims (1)

1. 【特許請求の範囲】 １、下位桁からの２進信号（Ｔ＿ｉ＿−＿１、但し、ｉ
   ＝０、１、２、３、・・・ｍ−１）を逐次選択的に伝播
   させる複数の逐次選択伝播処理回路（１ａ、１ｂ）から
   なる主経路と、当該主経路における複数桁分の前記逐次
   選択伝播処理回路（１ａ、１ｂ）をバイパスするバイパ
   ス経路と、を備え、２進信号（Ｔ＿ｉ、但し、ｉ＝１、
   ２、３、・・・ｍ）を同時並列的に生成する論理回路に
   おいて、前記逐次選択伝播処理回路（１ａ、１ｂ）をバ
   イパスするバイパス経路を連続して３個以上有し、かつ
   、その各バイパス経路のバイパス桁数を下位桁側から上
   位桁側に向かって順次１桁ずつ増加させて構成したこと
   を特徴とする論理回路。 ２、請求項１記載の論理回路において、 前記論理回路は、次の論理式 ▲数式、化学式、表等があります▼ 但し、ｉ＝０、１、２、３、・・・ｍ−１ で表わされる２進信号（Ｔ＿ｉ）を、各桁において同時
   には論理“１”とならない２種類の桁上げ制御信号（Ｑ
   ＿ｉ、Ｒ＿ｉ）を用いて制御し逐次的に下位桁から上位
   桁へ選択的に伝播させることにより、同時並列的に生成
   し、 前記主経路は、当該主経路の全体もしくはその一部が連
   続する逐次選択伝播処理回路（１ａ、１ｂ）からなる３
   個以上の部分回路群に分割され、当該分割された部分回
   路群の下位桁側から数えて第ｊ番目（ｊ＝１、２、３、
   ・・・ｌ；ｌ＜ｍ）の部分回路が、ｊ＋ｋ＝１（ｋ＝正
   の整数）個の連続する桁の２進信号（Ｔ＿ｉ）を処理し
   、 前記バイパス回路は、前記主経路内部の最下位桁（ｈ）
   よりも１桁下位の逐次選択伝播処理回路から入力される
   ２進信号（Ｔ＿ｈ＿−＿１）が当該部分回路内の全桁を
   バイパスして第ｊ＋ｈ＋ｋ−２桁への信号となるようバ
   イパスするように構成されていることを特徴とする論理
   回路。 ３、下位桁からの２進信号（Ｔ＿ｉ＿−＿１、但し、ｉ
   ＝０、１、２、３、・・・ｍ−１）を逐次選択的に伝播
   させる複数の逐次選択伝播処理回路（１ａ、１ｂ）から
   なる主経路と、当該主経路における複数桁分の前記逐次
   選択伝播処理回路（１ａ、１ｂ）をバイパスするバイパ
   ス経路と、を備えて２進信号（Ｔ＿ｉ、但し、ｉ＝１、
   ２、３、・・・ｍ−１）を同時並列的に生成する論理回
   路において、 前記逐次選択伝播処理回路（１ａ、１ｂ）をバイパスす
   るバイパス経路を連続して３個以上有し、かつ、その各
   バイパス経路のバイパス桁数を下位桁側から上位桁側に
   向かって順次１桁ずつ減少させて構成したことを特徴と
   する論理回路。 ４、請求項３記載の論理回路において、 前記論理回路は、次の論理式 ▲数式、化学式、表等があります▼ 但し、ｉ＝１、２、３、・・・ｍ−１ で表わされる２進信号（Ｔ＿ｉ）を、各桁において同時
   には論理“１”とならない２種類の信号（Ｑ＿ｉ、Ｒ＿
   ｉ）を用いて制御し逐次的に下位桁から上位桁へ選択的
   に伝播させることにより、同時並列的に生成し、 前記主経路は、当該主経路の全体もしくはその一部が連
   続する逐次選択伝播処理回路（１ａ、１ｂ）からなる３
   個以上の部分回路群に分割され、当該分割された部分回
   路群の下位桁側から数えて第ｊ番目（ｊ＝１、２、３、
   ・・・ｌ；ｌ＜ｍ）の部分回路が、ｊ−ｋ−１（ｋ＝正
   の整数）個の連続する桁の２進信号（Ｔ＿ｉ）を処理し
   、 前記バイパス回路は、前記主経路内部の最下位桁（ｈ）
   よりも１桁下位の逐次選択伝播処理回路から入力される
   ２進信号（Ｔ＿ｈ＿−＿１）が当該部分回路内の全桁を
   バイパスし１−第ｋ−ｊ＋ｈ−２桁への信号となるよう
   バイパスするように構成されていることを特徴とする論
   理回路。 ５、請求項１乃至４のいずれかに記載の論理回路におい
   て、前記逐次選択伝播処理回路とバイパス回路のいずれ
   か一方もしくはその両者を全面的もしくは部分的にトラ
   ンスファゲートとインバータの連鎖回路により構成した
   ことを特徴とする論理回路。 ６、請求項１乃至５のいずれかに記載の論理回路におい
   て、２進信号（Ｔ＿ｉ）を第ｉ桁の桁上げ信号（Ｃ＿ｉ
   ）、Ｒ＿ｉを桁上げ制御信号（Ｐ＿ｉ）、Ｑ＿ｉを桁上
   げ発生信号（Ｇ＿ｉ）または被加数信号（Ａ＿ｉ）もし
   くは加数信号（Ｂ＿ｉ）として、多桁の桁上げ信号生成
   回路を構成することを特徴とする論理回路。 ７、請求項１乃至５のいずれかに記載の論理回路におい
   て、２進信号（Ｔ＿ｉ）を第ｉ桁の累積桁上げ制御信号
   （ＢＰ＿ｉ）、Ｒ＿１を桁上げ制御信号（Ｐ＿ｉ）、Ｑ
   ＿１を論理“０”に対応する信号として、多桁の累積桁
   上げ制御信号生成回路を構成することを特徴とする論理
   回路。 ８、請求項１乃至５のいずれかに記載の論理回路におい
   て、２進信号（Ｔ＿ｉ）を第ｉ桁の累積桁上げ発生信号
   （ＢＧ＿ｉ）、Ｒ＿１を桁上げ制御信号（Ｐ＿ｉ）、Ｑ
   ＿１を桁上げ発生信号（Ｇ＿ｉ）または被加数信号（Ａ
   ＿ｉ）もしくは加数信号（Ｂ＿ｉ）として、多桁の累積
   桁上げ発生信号生成回路を構成することを特徴とする論
   理回路。