JPH0651950A

JPH0651950A - 加算回路

Info

Publication number: JPH0651950A
Application number: JP4203788A
Authority: JP
Inventors: Hideyuki Terane; 秀幸寺根
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-07-30
Filing date: 1992-07-30
Publication date: 1994-02-25
Also published as: US5357457A

Abstract

(57)【要約】【目的】高速な加算処理を実現することができる加算
回路を得ることである。【構成】２つの１６ビットデータを加算する加算回路
は、１６個の全加算器１〜１６および３個の桁上げ先見
回路３０，３１，３２を含む。最下位ビット側の２個の
全加算器１，２および最上位ビット側の２個の全加算器
１５，１６を除く複数個の全加算器３〜１４は３個のグ
ループに分割される。各グループは４個の全加算器を含
む。各グループの４個の全加算器に１つの桁上げ先見回
路が設けられる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は加算回路に関し、特に
桁上げ先見回路を備えた加算回路に関する。

【０００２】

【従来の技術】図８は、２つの１６ビットデータを加算
する従来の加算回路の構成を示すブロック図である。

【０００３】第１の１６ビットデータはデータＡ０〜Ａ
１５からなり、第２の１６ビットデータはデータＢ０〜
Ｂ１５からなる。この加算回路は、データＡ０〜Ａ１
５，Ｂ０〜Ｂ１５に対応する１６個の全加算器１〜１６
および４個の桁上げ先見回路２０〜２３を含む。

【０００４】全加算器１〜１６のデータ入力端子Ａには
それぞれデータＡ０〜Ａ１５が与えられ、全加算器１〜
１６のデータ入力端子ＢにはそれぞれデータＢ０〜Ｂ１
５が与えられる。１６個の全加算器１〜１６は４つのグ
ループに分割され、各グループに１つの桁上げ先見回路
が設けられる。

【０００５】全加算器１の桁上げ入力端子ＣＩおよび桁
上げ先見回路２０の伝搬桁上げ入力端子Ｃｐは最下位桁
上げ入力端子ＣＬに接続される。全加算器２，３，４の
桁上げ入力端子ＣＩはそれぞれ下位側の全加算器１，
２，３の桁上げ出力端子ＣＯに接続される。全加算器４
の桁上げ出力端子ＣＯは桁上げ先見回路２０の生成桁上
げ入力端子ＣＧに接続される。全加算器１，２，３，４
の伝搬検出端子Ｐは桁上げ先見回路２０の伝搬検出入力
端子Ｐ０，Ｐ１，Ｐ２，Ｐ３にそれぞれ接続される。な
お、最下位桁上げ入力端子ＣＬは接地されている。

【０００６】同様に、全加算器５，６，７，８は桁上げ
先見回路２１に接続され、全加算器９，１０，１１，１
２は桁上げ先見回路２２に接続され、全加算器１３，１
４，１５，１６は桁上げ先見回路２３に接続される。

【０００７】全加算器５の桁上げ入力端子ＣＩおよび桁
上げ先見回路２１の伝搬桁上げ入力端子Ｃｐは桁上げ先
見回路２０の桁上げ出力端子Ｃｏに接続される。全加算
器９の桁上げ入力端子ＣＩおよび桁上げ先見回路２２の
伝搬桁上げ入力端子Ｃｐは桁上げ先見回路２１の桁上げ
出力端子Ｃｏに接続される。全加算器１３の桁上げ入力
端子ＣＩおよび桁上げ先見回路２３の伝搬桁上げ入力端
子Ｃｐは桁上げ先見回路２２の桁上げ出力端子Ｃｏに接
続される。桁上げ先見回路２３の桁上げ出力端子ＣＯは
最上位桁上げ出力端子ＣＭに接続される。

【０００８】全加算器１〜１６の和信号出力端子Ｓから
はそれぞれ和信号Ｓ０〜Ｓ１５が出力される。和信号Ｓ
０〜Ｓ１５が、第１の１６ビットデータと第２の１６ビ
ットデータとの和を表わす１６ビットデータを構成す
る。

【０００９】図９の（ａ）は１つの全加算器を表わすブ
ロック図であり、図９の（ｂ）はその全加算器の構成の
一例を示す回路図である。また、図１０は、図９の加算
器の真理値表を示す図である。

【００１０】図９の全加算器は、排他的論理和ゲート３
３、インバータ３４，３５およびトランスファゲート３
６，３７，３８，３９を含む。データ入力端子Ａには１
つの２進数データの１ビットが与えられ、データ入力端
子Ｂには他の２進数データの１ビットが与えられる。ま
た、桁上げ入力端子ＣＩには、下位ビット側の全加算器
から出力される桁上げ信号が与えられる。

【００１１】伝搬検出端子Ｐの信号は、データ入力端子
Ａのデータおよびデータ入力端子Ｂのデータの排他的論
理和を表わす。すなわち、データ入力端子Ａのデータと
データ入力端子Ｂのデータとが異なると伝搬検出端子Ｐ
の信号は“１”となり、データ入力端子Ａのデータとデ
ータ入力端子Ｂのデータとが同じであると伝搬検出端子
Ｐの信号は“０”となる。

【００１２】伝搬検出端子Ｐの信号が“１”のときに
は、トランスファゲート３７，３９がオンし、トランス
ファゲート３６，３８がオフする。したがって、和信号
出力端子Ｓには、桁上げ入力端子ＣＩの桁上げ信号の反
転信号が伝搬される。また、桁上げ出力端子ＣＯには、
桁上げ入力端子ＣＩの桁上げ信号が伝搬される。

【００１３】伝搬検出端子Ｐの信号が“０”のときに
は、トランスファゲート３６，３８がオンし、トランス
ファゲート３７，３９がオフする。したがって、和信号
出力端子Ｓには、桁上げ入力端子ＣＩの桁上げ信号が伝
搬される。また、桁上げ出力端子ＣＯには、データ入力
端子Ｂのデータが伝搬される。

【００１４】図１０に示すように、データ入力端子Ａ，
Ｂのデータが共に“０”のときには、伝搬検出端子Ｐの
信号が“０”となる。それにより、和信号出力端子Ｓに
は、桁上げ入力端子ＣＩの桁上げ信号が伝搬される。し
たがって、桁上げ入力端子ＣＩの桁上げ信号が“０”の
ときには、和信号出力端子Ｓの和信号も“０”となり、
桁上げ入力端子ＣＩの桁上げ信号が“１”のときには、
和信号出力端子Ｓの和信号も“１”となる。また、桁上
げ出力端子ＣＯには、データ入力端子Ｂのデータが伝搬
される。それにより、桁上げ出力端子ＣＯの桁上げ信号
が“０”となる。この状態を、消滅（Ｋｉｌｌ）状態と
呼ぶ。

【００１５】データ入力端子Ａ，Ｂのデータが共に
“１”のときには、伝搬検出端子Ｐの信号が“０”とな
る。それにより、和信号出力端子Ｓには、桁上げ入力端
子ＣＩの桁上げ信号が伝搬される。したがって、桁上げ
入力端子ＣＩの桁上げ信号が“０”のときには、和信号
出力端子Ｓの和信号も“０”となり、桁上げ入力端子Ｃ
Ｉの桁上げ信号が“１”のときには、和信号出力端子Ｓ
の和信号も“１”となる。また、桁上げ出力端子ＣＯに
は、データ入力端子Ｂのデータが伝搬される。それによ
り、桁上げ出力端子ＣＯの桁上げ信号は“１”となる。
この状態を、生成（Ｇｅｎｅｒａｔｅ）状態と呼ぶ。

【００１６】データ入力端子Ａ，Ｂのデータが異なると
きには、伝搬検出端子Ｐの信号が“１”となる。それに
より、和信号出力端子Ｓには、桁上げ入力端子ＣＩの桁
上げ信号の反転信号が伝搬される。したがって、桁上げ
入力端子ＣＩの桁上げ信号が“０”のときには、和信号
出力端子Ｓの和信号は“１”となり、桁上げ入力端子Ｃ
Ｉの桁上げ信号が“１”のときには、和信号出力端子Ｓ
の和信号は“０”となる。また、桁上げ出力端子ＣＯに
は、桁上げ入力端子ＣＩの桁上げ信号が伝搬される。し
たがって、桁上げ入力端子ＣＩの桁上げ信号が“０”の
ときには、桁上げ出力端子ＣＯの桁上げ信号も“０”と
なり、桁上げ入力端子ＣＩの桁上げ信号が“１”のとき
には、桁上げ出力端子ＣＯの桁上げ信号も“１”とな
る。この状態を、伝搬（Ｐｒｏｐａｇａｔｅ）状態と呼
ぶ。

【００１７】このように、消滅状態では、桁上げ入力端
子ＣＩの桁上げ信号の状態にかかわらず、桁上げ出力端
子ＣＯの桁上げ信号が“０”となる。生成状態では、桁
上げ入力端子ＣＩの桁上げ信号の状態にかかわらず、桁
上げ出力端子ＣＯの桁上げ信号が“１”となる。伝搬状
態では、桁上げ入力端子ＣＩの桁上げ信号が桁上げ出力
端子ＣＯに伝搬される。

【００１８】図９の全加算器においては、データ入力端
子Ａのデータ、データ入力端子Ｂのデータおよび桁上げ
入力端子ＣＩの桁上げ信号に基づいて、データ入力端子
Ａのデータとデータ入力端子Ｂのデータとの和が和信号
として和信号出力端子Ｓに得られ、桁上げ信号が桁上げ
出力端子ＣＯに得られる。また、桁上げ入力端子ＣＩか
ら桁上げ出力端子ＣＯに桁上げ信号が伝搬されたときに
は、伝搬検出端子Ｐの信号（伝搬検出信号）が“１”と
なる。

【００１９】図１１の（ａ）は１つの桁上げ先見回路を
示すブロック図であり、図１１の（ｂ）はその桁上げ先
見回路の構成の一例を示す回路図である。また、図１２
は、図１１の桁上げ先見回路の真理値表を示す図であ
る。

【００２０】図１１の桁上げ先見回路は、ＮＡＮＤゲー
ト２６、インバータ２７およびトランスファゲート２
８，２９を含む。伝搬検出入力端子Ｐ０，Ｐ１，Ｐ２，
Ｐ３には、４つの全加算器の伝搬検出端子Ｐがそれぞれ
接続される。生成桁上げ入力端子ＣＧには、４つの全加
算器のうち最上位ビット側の全加算器から出力される桁
上げ信号が与えられる。伝搬桁上げ入力端子Ｃｐには、
下位ビット側の他の回路から桁上げ信号が与えられる。

【００２１】伝搬検出入力端子Ｐ０，Ｐ１，Ｐ２，Ｐ３
の伝搬検出信号のいずれかが“０”のときには、トラン
スファゲート２８がオンし、トランスファゲート２９が
オフする。それにより、生成桁上げ入力端子ＣＧの桁上
げ信号が桁上げ出力端子Ｃｏに伝搬される。したがっ
て、この桁上げ先見回路に接続される４つの全加算器の
いずれかが消滅状態または生成状態であると、生成桁上
げ入力端子ＣＧの桁上げ信号が桁上げ出力端子Ｃｏから
出力される。

【００２２】伝搬検出入力端子Ｐ０，Ｐ１，Ｐ２，Ｐ３
の伝搬検出信号のすべてが“１”のときには、トランス
ファゲート２９がオンし、トランスファゲート２８がオ
フする。それにより、伝搬桁上げ入力端子Ｃｐの桁上げ
信号が桁上げ出力端子Ｃｏに伝搬される。したがって、
この桁上げ先見回路に接続される４つの全加算器のすべ
てが伝搬状態であると、伝搬桁上げ入力端子Ｃｐの桁上
げ信号が桁上げ出力端子Ｃｏから出力される。

【００２３】すなわち、図１２に示されるように、伝搬
検出入力端子Ｐ０，Ｐ１，Ｐ２，Ｐ３の伝搬検出信号の
論理積が“０”のときには、桁上げ出力端子Ｃｏの桁上
げ信号は生成桁上げ入力端子ＣＧの桁上げ信号と等しく
なる。また、伝搬検出入力端子Ｐ０，Ｐ１，Ｐ２，Ｐ３
の論理積が“１”となるときには、桁上げ出力端子Ｃｏ
の桁上げ信号は伝搬桁上げ入力端子Ｃｐの桁上げ信号と
等しくなる。

【００２４】

【発明が解決しようとする課題】上記のように、各全加
算器において、桁上げ出力端子ＣＯの桁上げ信号は、桁
上げ入力端子ＣＩに与えられる桁上げ信号またはデータ
入力端子Ｂに与えられるデータの伝搬により得られる。
また、和信号出力端子Ｓの和信号は、桁上げ入力端子Ｃ
Ｉに与えられる桁上げ信号またはその反転信号の伝搬に
より得られる。

【００２５】したがって、桁上げ出力端子ＣＯの桁上げ
信号は、トランスファゲートにより桁上げ入力端子ＣＩ
の桁上げ信号またはデータ入力端子Ｂのデータに関して
遅延される。また、和信号出力端子Ｓの和信号は、トラ
ンスファゲートにより桁上げ入力端子ＣＩの桁上げ信号
に関して遅延される。

【００２６】また、各桁上げ先見回路において、桁上げ
出力端子Ｃｏの桁上げ信号は、生成桁上げ入力端子ＣＧ
に与えられる桁上げ信号または伝搬桁上げ入力端子Ｃｐ
に与えられる桁上げ信号の伝搬により得られる。

【００２７】したがって、桁上げ出力端子Ｃｏの桁上げ
信号は、トランスファゲートにより生成桁上げ入力端子
ＣＧの桁上げ信号または伝搬桁上げ入力端子Ｃｐの桁上
げ信号に関して遅延される。

【００２８】図８に示す加算回路において、データＡ０
〜Ａ１５およびデータＢ０〜Ｂ１５が与えられてからす
べての和信号Ｓ０〜Ｓ１５が得られるまでに要する時間
（遅延時間）は、全加算器１〜１６の状態によって異な
る。

【００２９】最大遅延時間が発生するのは、最下位ビッ
トの全加算器１が消滅状態または生成状態であり、残り
の全加算器２〜１５が伝搬状態のときである。

【００３０】この場合、全加算器１においてはデータ入
力端子Ｂから桁上げ出力端子ＣＯへの伝搬による遅延Ｔ
１が生じる。全加算器２においては桁上げ入力端子ＣＩ
から桁上げ出力端子ＣＯへの伝搬による遅延Ｔ２が生じ
る。同様に、全加算器３，４において遅延Ｔ３，Ｔ４が
それぞれ生じる。

【００３１】次に、桁上げ先見回路２０において生成桁
上げ入力端子ＣＧから桁上げ出力端子Ｃｏへの伝搬によ
る遅延Ｔ５が生じる。桁上げ先見回路２１においては伝
搬桁上げ入力端子Ｃｐから桁上げ出力端子Ｃｏへの伝搬
による遅延Ｔ６が生じ、桁上げ先見回路２２においては
伝搬桁上げ入力端子Ｃｐから桁上げ出力端子Ｃｏへの伝
搬による遅延Ｔ７が生じる。

【００３２】さらに、全加算器１３においては桁上げ入
力端子ＣＩから桁上げ出力端子ＣＯへの伝搬による遅延
Ｔ８が生じ、同様に、全加算器１４，１５において遅延
Ｔ９，Ｔ１０がそれぞれ生じる。最後に、全加算器１６
において桁上げ入力端子ＣＩから和信号出力端子Ｓへの
伝搬による遅延Ｔ１１が生じる。

【００３３】このように、データＡ０〜Ａ１５およびデ
ータＢ０〜Ｂ１５が与えられてから和信号Ｓ１５が得ら
れるまでに、１１段分の遅延が生じる。

【００３４】そこで、この発明の目的は、加算回路にお
いて最大遅延時間を短縮することである。

【００３５】

【課題を解決するための手段】この発明に係る加算回路
は、ｎビットに対応するｎ個の全加算器を備える。最下
位ビット側のｈ個の全加算器および最上位ビット側のｉ
個の全加算器を除く複数個の全加算器はｍ個のグループ
に分割される。ｍ個のグループの各々はｋ個の全加算器
を含む。

【００３６】この加算回路は、ｍ個のグループに対応し
て設けられ、各々が対応するグループ内のｋ個の全加算
器に接続されるｍ個の桁上げ先見回路をさらに備える。

【００３７】ｈは１以上ｋ以下の整数を表わし、ｉは１
以上ｋ以下の整数を表わす。ｎ、ｍ、ｈ、ｉおよびｋは
次の関係を満足する。

【００３８】ｎ＝ｈ＋ｋ・ｍ＋ｉｎがｋの整数倍であるとき、ｉは１以上ｋ以下である。
ｎがｋの整数倍でないとき、ｉは１以上ｋ−１以下であ
る。

【００３９】

【作用】この発明に係る加算回路においては、最下位ビ
ット側のｈ個の全加算器および最上位ビット側のｉ個の
全加算器には桁上げ先見回路が設けられない。残りの複
数個の全加算器はｍグループに分割され、各グループに
１つの桁上げ先見回路が設けられる。それにより、最大
遅延時間が短縮される。

【００４０】

【実施例】

（１）第１の実施例図１は、第１の実施例による加算回路の構成を示すブロ
ック図である。この加算回路は、データＡ０〜Ａ１５か
らなる第１の１６ビットデータおよびデータＢ０〜Ｂ１
５からなる第２の１６ビットデータを加算する。

【００４１】この加算回路は、データＡ０〜Ａ１５，Ｂ
０〜Ｂ１５に対応する１６個の全加算器１〜１６および
３個の桁上げ先見回路３０，３１，３２を含む。各全加
算器の構成および動作は、図９および図１０に示される
構成および動作と同様である。各桁上げ先見回路の構成
および動作は図１１および図１２に示される構成および
動作と同様である。

【００４２】全加算器１〜１６のデータ入力端子Ａには
それぞれデータＡ０〜Ａ１５が与えられ、全加算器１〜
１６のデータ入力端子ＢにはそれぞれデータＢ０〜Ｂ１
５が与えられる。

【００４３】最下位ビット側の２つの全加算器１，２お
よび最上位ビット側の２つの全加算器１５，１６を除い
て、残りの全加算器３〜１４は３個のグループに分割さ
れる。第１のグループは全加算器３〜６を含み、第２の
グループは全加算器７〜１０を含み、第３のグループは
全加算器１１〜１４を含む。第１のグループの全加算器
３〜６に桁上げ先見回路３０が設けられ、第２のグルー
プの全加算器７〜１０に桁上げ先見回路３１が設けら
れ、第３のグループの全加算器１１〜１４に桁上げ先見
回路３２が設けられる。

【００４４】全加算器１の桁上げ入力端子ＣＩは最下位
桁上げ入力端子ＣＬに接続される。この実施例では、最
下位桁上げ入力端子ＣＬは接地される。全加算器２の桁
上げ入力端子ＣＩは全加算器１の桁上げ出力端子ＣＯに
接続される。

【００４５】全加算器３の桁上げ入力端子ＣＩおよび桁
上げ先見回路３０の伝搬桁上げ入力端子Ｃｐは全加算器
２の桁上げ出力端子ＣＯに接続される。全加算器４，
５，６の桁上げ入力端子ＣＩはそれぞれ下位ビット側の
全加算器３，４，５の桁上げ出力端子ＣＯに接続され
る。全加算器６の桁上げ出力端子ＣＯは桁上げ先見回路
３０の生成桁上げ入力端子ＣＧに接続される。全加算器
３，４，５，６の伝搬検出端子Ｐは桁上げ先見回路３０
の伝搬検出入力端子Ｐ０，Ｐ１，Ｐ２，Ｐ３にそれぞれ
接続される。

【００４６】同様に、全加算器７，８，９，１０は桁上
げ先見回路３１に接続され、全加算器１１，１２，１
３，１４は桁上げ先見回路３２に接続される。全加算器
７の桁上げ入力端子ＣＩおよび桁上げ先見回路３１の伝
搬桁上げ入力端子Ｃｐは桁上げ先見回路３０の桁上げ出
力端子Ｃｏに接続され、全加算器１１の桁上げ入力端子
ＣＩおよび桁上げ先見回路３２の伝搬桁上げ入力端子Ｃ
ｐは桁上げ先見回路３１桁上げ出力端子Ｃｏに接続され
る。

【００４７】全加算器１５の桁上げ入力端子ＣＩは桁上
げ先見回路３２の桁上げ出力端子ＣＯに接続され、全加
算器１６の桁上げ入力端子ＣＩは全加算器１５の桁上げ
出力端子ＣＯに接続される。全加算器１６の桁上げ出力
端子ＣＯは最上位桁上げ出力端子ＣＭに接続される。

【００４８】全加算器１〜１６の和信号出力端子Ｓから
はそれぞれ和信号Ｓ０〜Ｓ１５が出力される。和信号Ｓ
０〜Ｓ１５が第１の１６ビットデータおよび第２の１６
ビットデータの和を表わす１６ビットデータを構成す
る。

【００４９】この実施例では、ｎ＝１６、ｍ＝３、ｋ＝
４、ｈ＝２、ｉ＝２である。図１の加算回路において、
全加算器３が消滅状態または生成状態であり、残りの全
加算器１，２，４〜１６が伝搬状態のときに、最大遅延
時間が発生する。

【００５０】この場合、全加算器３においてはデータ入
力端子Ｂから桁上げ出力端子ＣＯへの伝搬による遅延Ｔ
１が生じる。全加算器４においては桁上げ入力端子ＣＩ
から桁上げ出力端子ＣＯへの伝搬による遅延Ｔ２が生じ
る。同様に、全加算器５，６において遅延Ｔ３，Ｔ４が
それぞれ生じる。

【００５１】桁上げ先見回路３０においては生成桁上げ
入力端子ＣＧから桁上げ出力端子Ｃｏへの伝搬による遅
延Ｔ５が生じる。また、桁上げ先見回路３１においては
伝搬桁上げ入力端子Ｃｐから桁上げ出力端子Ｃｏへの伝
搬による遅延Ｔ６が生じる。

【００５２】さらに、全加算器１１において桁上げ入力
端子ＣＩから桁上げ出力端子ＣＯへの伝搬による遅延Ｔ
７が生じ、同様に、全加算器１２，１３において遅延Ｔ
８，Ｔ９がそれぞれ生じる。最後に、全加算器１４にお
いて桁上げ入力端子ＣＩから和信号出力端子Ｓへの伝搬
による遅延Ｔ１０が生じる。

【００５３】このように、データＡ０〜Ａ１５およびデ
ータＢ０〜Ｂ１５が与えられてから和信号Ｓ１３が得ら
れるまでに１０段分の遅延が生じる。

【００５４】この場合、全加算器１，２における遅延は
全加算器３，４における遅延Ｔ１，Ｔ２とそれぞれ同時
に発生する。また、桁上げ先見回路３２における遅延お
よび全加算器１５，１６における遅延は全加算器１１，
１２，１３における遅延Ｔ７，Ｔ８，Ｔ９と同時に発生
する。したがって、全加算器１，２，１５，１６および
桁上げ先見回路３２における遅延は、最大遅延時間の算
出時に考慮する必要はない。

【００５５】図１の加算回路を図８の加算回路と比較す
ると、桁上げ先見回路の数が１つ少なく、最大遅延時間
が１段分短くなっている。このように、上記実施例によ
れば、少ない回路で高速の加算演算が実行される。

【００５６】（２）第２の実施例図２は、第２の実施例による加算回路の構成を示すブロ
ック図である。この加算回路は、第１の実施例と同様
に、データＡ０〜Ａ１５からなる第１の１６ビットデー
タおよびデータＢ０〜Ｂ１５からなる第２の１６ビット
データを加算する。

【００５７】この加算回路は、第１の実施例と同様に、
データＡ０〜Ａ１５，Ｂ０〜Ｂ１５に対応する１６個の
全加算器１〜１６および３個の桁上げ先見回路３０，３
１，３２を含む。

【００５８】最下位ビット側の１つの全加算器１および
最上位ビット側の３つの全加算器１４，１５，１６を除
いて、残りの全加算器２〜１３が３個のグループに分割
される。第１のグループは全加算器２〜５を含み、第２
のグループは全加算器６〜９を含み、第３のグループは
全加算器１０〜１３を含む。

【００５９】第１のグループの全加算器２〜５に桁上げ
先見回路３０が設けられ、第２のグループの全加算器６
〜９に桁上げ先見回路３１が設けられ、第３のグループ
の全加算器１０〜１３に桁上げ先見回路３２が設けられ
る。

【００６０】この実施例では、ｎ＝１６、ｍ＝３、ｋ＝
４、ｈ＝１、ｉ＝３である。図２の加算回路において、
全加算器２が消滅状態または生成状態であり、残りの全
加算器１，３〜１６が伝搬状態のときに最大遅延時間が
発生する。

【００６１】この場合、全加算器２，３，４，５におい
てそれぞれ遅延Ｔ１，Ｔ２，Ｔ３，Ｔ４が生じる。ま
た、桁上げ先見回路３０，３１においてそれぞれ遅延Ｔ
５，Ｔ６が生じる。さらに、全加算器１０，１１，１
２，１３においてそれぞれ遅延Ｔ７，Ｔ８，Ｔ９，Ｔ１
０が生じる。

【００６２】同時に、桁上げ先見回路３２において遅延
Ｔ７が生じ、全加算器１４，１５，１６においてそれぞ
れ遅延Ｔ８，Ｔ９，Ｔ１０が生じる。

【００６３】このように、データＡ０〜Ａ１５およびデ
ータＢ０〜Ｂ１５が与えられてから和信号Ｓ１２，Ｓ１
５が得られるまでに、１０段分の遅延が生じる。

【００６４】この場合、全加算器１における遅延は全加
算器２における遅延Ｔ１と同時に発生する。したがっ
て、全加算器１における遅延は、最大遅延時間の算出時
に考慮する必要はない。

【００６５】図２の加算回路を図８の加算回路と比較す
ると、桁上げ先見回路の数が１つ少なく、最大遅延時間
が１段分短くなっている。このように、上記実施例によ
れば、少ない回路で高速の加算演算が実行される。

【００６６】（３）第３の実施例図３は、第３の実施例による加算回路の構成を示すブロ
ック図である。この加算回路は、第１の実施例と同様
に、データＡ０〜Ａ１５からなる第１の１６ビットデー
タおよびデータＢ０〜Ｂ１５からなる第２の１６ビット
データを加算する。

【００６７】この加算回路は、第１の実施例と同様に、
データＡ０〜Ａ１５，Ｂ０〜Ｂ１５に対応する１６個の
全加算器１〜１６および３個の桁上げ先見回路３０，３
１，３２を含む。

【００６８】最下位ビット側の３つの全加算器１，２，
３および最上位ビット側の１つの全加算器１６を除い
て、残りの全加算器４〜１５が３個のグループに分割さ
れる。第１のグループは全加算器４〜７を含み、第２の
グループは全加算器８〜１１を含み、第３のグループは
全加算器１２〜１５を含む。

【００６９】第１のグループの全加算器４〜７に桁上げ
先見回路３０が設けられ、第２のグループの全加算器８
〜１１に桁上げ先見回路３１が設けられ、第３のグルー
プの全加算器１２〜１５に桁上げ先見回路３２が設けら
れる。

【００７０】この実施例では、ｎ＝１６、ｍ＝３、ｋ＝
４、ｈ＝３、ｉ＝１である。図３の加算回路において、
全加算器４が消滅状態または生成状態であり、残りの全
加算器１〜３，５〜１６が伝搬状態のときに最大遅延時
間が発生する。

【００７１】この場合、全加算器４，５，６，７におい
てそれぞれ遅延Ｔ１，Ｔ２，Ｔ３，Ｔ４が生じる。ま
た、桁上げ先見回路３０，３１においてそれぞれ遅延Ｔ
５，Ｔ６が生じる。さらに、全加算器１２，１３，１
４，１５においてそれぞれ遅延Ｔ７，Ｔ８，Ｔ９，Ｔ１
０が生じる。

【００７２】このように、データＡ０〜Ａ１５およびデ
ータＢ０〜Ｂ１５が与えられてから和信号Ｓ１４が得ら
れるまでに、１０段分の遅延が生じる。

【００７３】この場合、全加算器１，２，３における遅
延は、全加算器４，５，６における遅延Ｔ１，Ｔ２，Ｔ
３とそれぞれ同時に発生する。また、桁上げ先見回路３
２および全加算器１６における遅延は、全加算器１２，
１３における遅延とそれぞれ同時に発生する。したがっ
て、全加算器１，２，３，１６および桁上げ先見回路３
２における遅延は、最大遅延時間の算出時に考慮する必
要はない。

【００７４】図３の加算回路を図８の加算回路と比較す
ると、桁上げ先見回路の数が１つ少なく、最大遅延時間
が１段分短くなっている。このように、上記実施例によ
れば、少ない回路で高速の加算演算が実行される。

【００７５】（４）第４の実施例図４は、第４の実施例による加算回路の構成を示すブロ
ック図である。この加算回路は、第１の実施例と同様
に、データＡ０〜Ａ１５からなる第１の１６ビットデー
タおよびデータＢ０〜Ｂ１５からなる第２の１６ビット
データを加算する。

【００７６】この加算回路は、第１の実施例と同様に、
データＡ０〜Ａ１５，Ｂ０〜Ｂ１５に対応する１６個の
全加算器１〜１６および２個の桁上げ先見回路３０，３
１を含む。

【００７７】最下位ビット側の４つの全加算器１，２，
３，４および最上位ビット側の４つの全加算器１３，１
４，１５，１６を除いて、残りの全加算器５〜１２は２
個のグループに分割される。第１のグループは全加算器
５〜８を含み、第２のグループは全加算器９〜１２を含
む。

【００７８】第１のグループの全加算器５〜８に桁上げ
先見回路３０が設けられ、第２のグループの全加算器９
〜１２に桁上げ先見回路３１が設けられる。

【００７９】この実施例では、ｎ＝１６、ｍ＝２、ｋ＝
４、ｈ＝４、ｉ＝４である。図４の加算回路において、
全加算器５が消滅状態または生成状態であり、残りの全
加算器１〜４，６〜１６が伝搬状態のときに、最大遅延
時間が発生する。

【００８０】この場合、全加算器５，６，７，８におい
てそれぞれ遅延Ｔ１，Ｔ２，Ｔ３，Ｔ４が生じる。ま
た、桁上げ先見回路３０，３１においてそれぞれ遅延Ｔ
５，Ｔ６が生じる。さらに、全加算器１３，１４，１
５，１６においてそれぞれ遅延Ｔ７，Ｔ８，Ｔ９，Ｔ１
０が生じる。

【００８１】このように、データＡ０〜Ａ１５およびデ
ータＢ０〜Ｂ１５が与えられてから和信号Ｓ１５が得ら
れるまでに、１０段分の遅延が生じる。

【００８２】この場合、全加算器１，２，３，４におけ
る遅延は、全加算器５，６，７，８における遅延Ｔ１，
Ｔ２，Ｔ３，Ｔ４とそれぞれ同時に生じる。したがっ
て、全加算器１，２，３，４における遅延は、最大遅延
時間の算出時に考慮する必要はない。

【００８３】図４の加算回路を図８の加算回路と比較す
ると、桁上げ先見回路の数が２つ少なく、最大遅延時間
が１段分短くなっている。このように、上記実施例によ
れば、少ない回路で高速の加算演算が実行される。

【００８４】なお、全加算器１３，１４，１５，１６に
桁上げ先見回路を設けても、最大遅延時間は１０段分と
なる。

【００８５】（５）第５の実施例図５は、第５の実施例による加算回路の構成を示すブロ
ック図である。この加算回路は、データＡ０〜Ａ１６か
らなる第１の１７ビットデータおよびデータＢ０〜Ｂ１
６からなる第２の１７ビットデータを加算する。

【００８６】この加算回路は、データＡ０〜Ａ１６，Ｂ
０〜Ｂ１６に対応する１７個の全加算器１〜１７および
３個の桁上げ先見回路３０，３１，３２を含む。

【００８７】最下位ビット側の２つの全加算器１，２お
よび最上位ビット側の３つの全加算器１５，１６，１７
を除いて、残りの全加算器３〜１４が３個のグループに
分割される。第１のグループは全加算器３〜６を含み、
第２のグループは全加算器７〜１０を含み、第３のグル
ープは全加算器１１〜１４を含む。

【００８８】第１のグループの全加算器３〜６に桁上げ
先見回路３０が設けられ、第２のグループの全加算器７
〜１０に桁上げ先見回路３１が設けられ、第３のグルー
プの全加算器１１〜１４に桁上げ先見回路３２が設けら
れる。

【００８９】この実施例では、ｎ＝１７、ｍ＝３、ｋ＝
４、ｈ＝２、ｉ＝３である。図５の加算回路において、
全加算器３が消滅状態または生成状態であり、残りの全
加算器１，２，４〜１７が伝搬状態のときに、最大遅延
時間が発生する。

【００９０】この場合、全加算器３，４，５，６におい
てそれぞれ遅延Ｔ１，Ｔ２，Ｔ３，Ｔ４が生じる。ま
た、桁上げ先見回路３０，３１においてそれぞれ遅延Ｔ
５，Ｔ６が生じる。さらに、全加算器１１，１２，１
３，１４においてそれぞれ遅延Ｔ７，Ｔ８，Ｔ９，Ｔ１
０が生じる。

【００９１】同時に、桁上げ先見回路３２において遅延
Ｔ７が生じ、全加算器１５，１６，１７においてそれぞ
れ遅延Ｔ８，Ｔ９，Ｔ１０が生じる。

【００９２】このように、データＡ０〜Ａ１６およびデ
ータＢ０〜Ｂ１６が与えられてから和信号Ｓ１３，Ｓ１
６が得られるまでに、１０段分の遅延が生じる。

【００９３】この場合、全加算器１，２における遅延
は、全加算器３，４における遅延Ｔ１，Ｔ２とそれぞれ
同時に発生する。したがって、全加算器１，２における
遅延は、最大遅延時間の算出時に考慮する必要はない。

【００９４】図５の加算回路を図８の加算回路と比較す
ると、桁上げ先見回路の数が１つ少なく、最大遅延時間
が１段分短くなっている。このように、上記実施例によ
れば、少ない回路で高速の加算演算が実行される。

【００９５】（６）第６の実施例図６は、第６の実施例による加算回路の構成を示すブロ
ック図である。この加算回路は、データＡ０〜Ａ１７か
らなる第１の１８ビットデータおよびデータＢ０〜Ｂ１
７からなる第２の１８ビットデータを加算する。

【００９６】この加算回路は、データＡ０〜Ａ１７，Ｂ
０〜Ｂ１７に対応する１８個の全加算器１〜１８および
３個の桁上げ先見回路３０，３１，３２を含む。

【００９７】最下位ビット側の３つの全加算器１，２，
３および最上位ビット側の３つの全加算器１６，１７，
１８を除いて、残りの全加算器４〜１５が３個のグルー
プに分割される。第１のグループは全加算器４〜７を含
み、第２のグループは全加算器８〜１１を含み、第３の
グループは全加算器１２〜１５を含む。

【００９８】第１のグループの全加算器４〜７に桁上げ
先見回路３０が設けられ、第２のグループの全加算器８
〜１１に桁上げ先見回路３１が設けられ、第３のグルー
プの全加算器１２〜１５に桁上げ先見回路３２が設けら
れる。

【００９９】この実施例では、ｎ＝１８、ｍ＝３、ｋ＝
４、ｈ＝３、ｉ＝３である。図６の加算回路において、
全加算器４が消滅状態または生成状態であり、残りの全
加算器１〜３，５〜１８が伝搬状態のときに、最大遅延
時間が発生する。

【０１００】この場合、全加算器４，５，６，７におい
てそれぞれ遅延Ｔ１，Ｔ２，Ｔ３，Ｔ４が生じる。ま
た、桁上げ先見回路３０，３１においてそれぞれ遅延Ｔ
５，Ｔ６が生じる。さらに、全加算器１２，１３，１
４，１５においてそれぞれ遅延Ｔ７，Ｔ８，Ｔ９，Ｔ１
０が生じる。

【０１０１】同時に、桁上げ先見回路３２において遅延
Ｔ７が生じ、全加算器１６，１７，１８においてそれぞ
れ遅延Ｔ８，Ｔ９，Ｔ１０が生じる。

【０１０２】このように、データＡ０〜Ａ１７およびデ
ータＢ０〜Ｂ１７が与えられてから和信号Ｓ１４，Ｓ１
７が得られるまでに、１０段分の遅延が生じる。

【０１０３】この場合、全加算器１，２，３における遅
延は、全加算器４，５，６における遅延Ｔ１，Ｔ２，Ｔ
３とそれぞれ同時に発生する。したがって、全加算器
１，２，３における遅延は、最大遅延時間の算出時に考
慮する必要はない。

【０１０４】図６の加算回路を図８の加算回路と比較す
ると、桁上げ先見回路の数が１つ少なく、最大遅延時間
が１段分短くなっている。このように、上記実施例によ
れば、少ない回路で高速の加算演算が実行される。

【０１０５】（７）第７の実施例図７は、第７の実施例による加算回路の構成を示すブロ
ック図である。この加算回路は、データＡ０〜Ａ１８か
らなる第１の１９ビットデータおよびデータＢ０〜Ｂ１
８からなる第２の１９ビットデータを加算する。

【０１０６】この加算回路は、データＡ０〜Ａ１８，Ｂ
０〜Ｂ１８に対応する１９個の全加算器１〜１９および
３個の桁上げ先見回路３０，３１，３２を含む。

【０１０７】最下位ビット側の４つの全加算器１，２，
３，４および最上位ビット側の３つの全加算器１７，１
８，１９を除いて、残りの全加算器５〜１６が３個のグ
ループに分割される。第１のグループは全加算器５〜８
を含み、第２のグループは全加算器９〜１２を含み、第
３のグループは全加算器１３〜１６を含む。

【０１０８】第１のグループの全加算器５〜８に桁上げ
先見回路３０が設けられ、第２のグループの全加算器９
〜１２に桁上げ先見回路３１が設けられ、第３のグルー
プの全加算器１３〜１６に桁上げ先見回路３２が設けら
れる。

【０１０９】この実施例では、ｎ＝１９、ｍ＝３、ｋ＝
４、ｈ＝４、ｉ＝３である。図７の加算回路において、
全加算器５が消滅状態または生成状態であり、残りの全
加算器１〜４，６〜１９が伝搬状態のときに、最大遅延
時間が発生する。

【０１１０】この場合、全加算器５，６，７，８におい
てそれぞれ遅延Ｔ１，Ｔ２，Ｔ３，Ｔ４が生じる。ま
た、桁上げ先見回路３０，３１においてそれぞれ遅延Ｔ
５，Ｔ６が生じる。さらに、全加算器１３，１４，１
５，１６においてそれぞれ遅延Ｔ７，Ｔ８，Ｔ９，Ｔ１
０が生じる。

【０１１１】同時に、桁上げ先見回路３２において遅延
Ｔ７が生じ、全加算器１７，１８，１９においてそれぞ
れ遅延Ｔ８，Ｔ９，Ｔ１０が生じる。

【０１１２】このように、データＡ０〜Ａ１８およびデ
ータＢ０〜Ｂ１８が与えられてから和信号Ｓ１５，Ｓ１
８が得られるまでに、１０段分の遅延が生じる。

【０１１３】この場合、全加算器１，２，３，４におけ
る遅延は、全加算器５，６，７，８における遅延Ｔ１，
Ｔ２，Ｔ３，Ｔ４とそれぞれ同時に発生する。したがっ
て、全加算器１，２，３，４における遅延は、最大遅延
時間の算出時に考慮する必要はない。

【０１１４】図７の加算回路を図８の加算回路と比較す
ると、桁上げ先見回路の数が１つ少なく、最大遅延時間
が１段分短くなっている。このように、上記実施例によ
れば、少ない回路で高速の加算演算が実行される。

【０１１５】第５の実施例において、ｈ＝３，ｉ＝２ま
たはｈ＝４，ｉ＝１にしても、最大遅延時間は１０段分
となる。第５の実施例において、ｈ＝１，ｉ＝４にする
と、最大遅延時間は１１段分になる。

【０１１６】同様に、第６の実施例において、ｈ＝４，
ｉ＝２にしても、最大遅延時間は１０段分となる。第６
の実施例においてｈ＝２，ｉ＝４にすると、最大遅延時
間は１１段分になる。

【０１１７】さらに、第７の実施例において、ｈ＝３，
ｉ＝４にすると、最大遅延時間は１１段分となる。

【０１１８】このように、ｎがｋの整数倍になっていな
い場合には、ｉをｋ−１以下にすることが好ましい。

【０１１９】

【発明の効果】以上のようにこの発明によれば、ｎ個の
全加算器のうち最下位ビット側のｈ個の全加算器および
最上位ビット側のｉ個の全加算器に桁上げ先見回路が設
けられていないので、桁上げ信号の伝搬による最大遅延
時間が短縮される。したがって、少ない回路で高速に加
算処理を行なうことが可能な加算回路が得られる。

【図面の簡単な説明】

【図１】第１の実施例による加算回路の構成を示すブロ
ック図である。

【図２】第２の実施例による加算回路の構成を示すブロ
ック図である。

【図３】第３の実施例による加算回路の構成を示すブロ
ック図である。

【図４】第４の実施例による加算回路の構成を示すブロ
ック図である。

【図５】第５の実施例による加算回路の構成を示すブロ
ック図である。

【図６】第６の実施例による加算回路の構成を示すブロ
ック図である。

【図７】第７の実施例による加算回路の構成を示すブロ
ック図である。

【図８】従来の加算回路の構成を示すブロック図であ
る。

【図９】全加算器の構成の一例を示す回路図である。

【図１０】図９の全加算器の真理値表を示す図である。

【図１１】桁上げ先見回路の構成の一例の示す回路図で
ある。

【図１２】図１１の桁上げ先見回路の真理値表を示す図
である。

【符号の説明】

１〜１９全加算器３０〜３２桁上げ先見回路ＣＬ最下位桁上げ入力端子ＣＭ最上位桁上げ出力端子Ａ，Ｂデータ入力端子ＣＩ桁上げ入力端子ＣＯ桁上げ出力端子Ｓ和信号出力端子Ｐ伝搬検出端子Ｐ０，Ｐ１，Ｐ２，Ｐ３伝搬検出入力端子Ｃｐ伝搬桁上げ入力端子ＣＧ生成桁上げ入力端子Ｃｏ桁上げ出力端子Ａ０〜Ａ１８，Ｂ０〜Ｂ１８データＳ０〜Ｓ１８和信号Ｔ１〜Ｔ１０遅延なお、各図中同一符号は同一または相当部分を示す。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成４年１１月２６日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００２０

【補正方法】変更

【補正内容】

【００２０】図１１の桁上げ先見回路は、ＮＡＮＤゲー
ト２６、インバータ２７およびトランスファゲート２
８，２９を含む。伝搬検出入力端子Ｐ０，Ｐ１，Ｐ２，
Ｐ３には、４つの全加算器の伝搬検出端子Ｐがそれぞれ
接続される。生成桁上げ入力端子ＣＧには、４つの全加
算器のうち最上位ビット側の全加算器から出力される桁
上げ信号が与えられる。伝搬桁上げ入力端子Ｃｐには、
４つの全加算器のうち最下位ビット側の全加算器に入力
される桁上げ信号が与えられる。

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】図９

【補正方法】変更

【補正内容】

【図９】

Claims

【特許請求の範囲】

【請求項１】２つのｎビットのデータを加算する加算
回路であって、前記ｎビットに対応するｎ個の全加算器を備え、最下位ビット側のｈ個の全加算器および最上位ビット側
のｉ個の全加算器を除く複数個の全加算器がｍ個のグル
ープに分割され、前記ｍ個のグループの各々はｋ個の全
加算器を含み、前記ｍ個のグループに対応して設けられ、各々が対応す
るグループ内のｋ個の全加算器に接続されるｍ個の桁上
げ先見回路をさらに備え、前記ｈは１以上ｋ以下の整数を表わし、前記ｉは１以上
ｋ以下の整数を表わす、加算回路。
【請求項２】前記ｎ、前記ｍ、前記ｈ、前記ｉおよび
前記ｋは、ｎ＝ｈ＋ｋ・ｍ＋ｉの関係を満足する、請求項１に記載の加算回路。
【請求項３】前記ｎが前記ｋの整数倍であるとき、前
記ｉは１以上ｋ以下であり、前記ｎが前記ｋの整数倍で
ないとき、前記ｉは１以上ｋ−１以下である、請求項２
に記載の加算回路。