KR0166498B1 - 전 가산기 - Google Patents

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KR0166498B1 KR1019950006323A KR19950006323A KR0166498B1 KR 0166498 B1 KR0166498 B1 KR 0166498B1 KR 1019950006323 A KR1019950006323 A KR 1019950006323A KR 19950006323 A KR19950006323 A KR 19950006323A KR 0166498 B1 KR0166498 B1 KR 0166498B1
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Abstract

본 발명은 논리연산장치의 전가산기에 관한 것으로, 상기 캐리 발생기에 사용되는 트랜지스터의 갯수를 트랜지스터의 공유기법을 사용하여 최소화하고 캐리 발생 최대지연경로를 줄임으로써 속도를 개선시켜 ASIC 디자인 회로에서 그 사용빈도에 따라 래이아웃시 면적과 데이타 처리속도에 있어서 큰 향상을 가져올 수 있는 효과가 있다.

Description

전가산기
제1도는 종래의 전가산기의 논리 회로도.
제2도는 종래의 4비트 캐리 발생기의 회로도.
제3도는 본 발명의 실시예에 채용되는 n비트 캐리 발생기의 회로도.
제4도는 본 발명의 실시예에 채용되는 4비트 캐리 발생기의 회로도.
제5도는 본 발명의 실시예에 따른 4비트 캐리 발생기를 이용한 전가산기의 블럭도이다.
* 도면의 주요부분에 대한 부호의 설명
11, 12 : 반가산기 20 : 4비트 캐리 발생기
21~24 : 전가산기
본 발명은 연산논리장치(ALU : Arithmetic and Logic Unit)인 전가산기 (full adder)에 관한 것으로, 보다 상세하게는 전가산기의 캐리 발생기에 쓰이는 트랜지스터의 수를 공유기법을 이용하여 최소화 시킴으로써, 면적을 줄이고 속도를 향상시킨 전가산기에 관한 것이다.
일반적으로, 가산기는 입력 데이타로 표현되는 수의 합을 출력 데이타로 표현하는 기구로써, 특히 세개의 입력단자와 두개의 출력단자를 가지고 있으며 입력되는 두개의 연산수와 하위에서의 자리 올림수 하나를 합하여 합(Sum)과 상위로의 자리 올림수인 캐리(carry)로 출력하는 것을 전가산기라 한다.
제1도는 종래의 전가산기의 논리 회로도로서, 2개의 반가산기(11, 12)와 1개의 OR게이트를 연결하여 한번에 3개의 디짓트(digit)를 더할 수 있는 전 가산기로 구성되어 있다.
상기 반가산기(11, 12)는 각각 하나의 EX-OR 게이트와 하나의 AND 게이트로 구성되어, 상기 EX-OR 게이트의 출력이 2비트의 합이고, AND 게이트의 출력이 캐리(자리올림)가 된다.
상기 전가산기의 회로에서 입력이 Ai = 1, Bi = 1이고 Ci = 0이라고 가정하면, 상기 처음 반가산기(11)에서는 0값의 캐리 전파신호(Pi) 및 1의 캐리 발생신호(Gi)를 출력하고, 두번째 반가산기(12)는 EX-OR 게이트를 통해 0의 값을, AND 게이트를 통해 0의 값을 출력한다. 따라서 최종출력은 합(Si)이 0이고 자리올림(Ci+1)이 1이 된다.
만일 입력이 Ai = 1, Bi = 1 및 Ci = 1인 경우에는 최종합(Si)이 1이고 자리올림(Ci+1)도 1이다.
마찬가지로, 다른 입력상태에 대하여 위에서와 같이 최종 합과 자리올림을 구하며, 표 1에서와 같은 논리함수표를 얻게 된다.
상기 전가산기를 부울(boolean) 함수로 표현하면 다음과 같다.
C2= G1+ P1C1 --식1-1
C3= G2+ P2G1+ P2G1C1-- 식1-2
C4= G3+ P3C2+ P3P2G1+ P3P2P1C1-- 식1-3
Ci+1= Gi+ PiCi-- 식1-4
제2도는 종래의 전가산기의 4비트 캐리 발생기를 도시한 회로도로서, 제1도의 전가산기에서 발생하는 캐리 전파신호(Pi; carry propagate)와 캐리 발생신호(Gi; carry generate) 및, 캐리(Ci)가 상기 4비트 캐리발생기의 입력으로 사용되어 자리올림수인 캐리(C4)를 발생하도록 구성되어 있다.
상기 캐리(C4)를 발생하는 캐리 발생기는 상기 3개의 입력신호로부터 디짓트를 더하여 자리올림이 생기게 되면 상기 캐리 발생기의 출력신호(C4)가 '하이'로 되어 자리올림을 발생하게 된다.
상기 캐리 발생기의 출력단자로 출력되는 캐리(C4)를 부울 함수로 나타내면 다음과 같다.
C4= G3+ P3G2+ P3P2G1+ P3P2P1C1
여기서, C1= G0+ P0C0이다.
그런데, 상기 캐리 발생기는 캐리(C4)만을 출력하기 위한 4비트 캐리 발생기로 나머지의 캐리(C1, C2, C3)를 구하기 위해서는 그 캐리의 수만큼 각각의 캐리 발생기가 필요하게 된다. 즉, 상기 캐리(C1)는 노드(N2)에서 출력되는 캐리 발생기가 있어야 되고, 상기 캐리(C2)는 노드(N3)에서, 상기 캐리(C3)는 노드(N4)에서 각각 출력되는 캐리 발생기가 있어야 된다.
상기 캐리(C1, C2, C3)를 부울 함수식으로 표현하면,
C1= G0+ P0C0
C2= G1+ P1C1
C3= G2+ P2G1+ P2G1C1
으로 나타낼 수 있고, 이것은 제1도에서의 부울 함수와 같음을 알수 있다.
그런데, 상기 가산기에서 각 비트의 디짓트를 더할 경우에는 발생되는 캐리를 연산할 수 있도록 캐리 발생기를 필요로 하는데, 종래의 캐리 발생기는 입력되는 디짓트의 수 만큼 캐리 발생기를 각각 필요로하게 되어 회로의 면적을 많이 차지할 뿐아니라, 각각의 캐리 발생기를 구성하는 논리 트랜지스터가 독립적으로 동작됨으로 인하여 데이타 처리속도가 느려지는 문제점이 있었다.
따라서 본 발명에서는 전가산기의 캐리 발생기에 쓰이는 트랜지스터의 수를 공유기법을 이용하여 최소화 시킴으로써, 면적을 줄이고 속도를 향상시킨 전가산기를 제공하는데에 그 목적이 있다.
상기 목적을 달성하기 위해 본 발명의 실시예에 따른 전가산기는, 논리 연산장치의 전가산기에 있어서, 외부로부터의 최하위 비트의 디짓트를 입력받아 논리 연산하여 합과 캐리 전파신호와 캐리 발생신호 및 캐리를 발생하는 제1전가산 수단과, 외부로부터의 두번째 비트의 디짓트 및 캐리를 입력받아 논리 연산하여 합과 캐리 전파신호 및 캐리 발생신호를 발생하는 제2전가산 수단과, 외부로부터의 세번째 비트의 디짓트 및 캐리를 입력받아 논리 연산하여 합과 캐리 전파신호 및 캐리 발생신호를 발생하는 제3전가산 수단과, 외부로부터의 최상위 비트의 디짓트 및 캐리를 입력받아 논리연산하여 합과 캐리 전파신호 및 캐리 발생신호를 발생하는 제4전가산 수단과, 상기 제1내지 제4전가산 수단으로부터의 신호들을 입력받아 캐리발생여부를 판단하여 캐리의 발생시 그 다음 상위 비트의 전가산기로 입력시켜 해당 비트의 디짓트 및 발생된 캐리를 덧셈하게 하는 캐리발생 수단을 구비하고, 상기 캐리 발생 수단은 상호 직렬로 접속되고 상기 캐리 전파신호의 보수값 및 캐리 발생신호를 교번적으로 게이트로 입력받는 다수의 PMOS 트랜지스터와, 상기 다수의 PMOS 트랜지스터의 최종단에 직렬로 접속되고 상기 캐리 전파신호 및 해당 캐리 전파신호의 보수값을 각각 게이트로 입력받는 NMOS트랜지스터와 PMOS트랜지스터로 된 전달 게이트를 구비하며, 상기 캐리 발생 수단에서 출력되는 캐리는 상기 캐리 전파신호의 보수값을 게이트로 입력받는 PMOS트랜지스터의 일단과 상기 캐리 전파신호를 게이트로 입력받는 NMOS트랜지스터의 일단을 상호 접속킨 노드의 신호를 반전시킴에 따라 얻어진다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명하기로 한다.
제3도는 본 발명의 실시예에 채용되는 n비트 캐리 발생기의 회로도로서, 전원전압(Vcc) 및 노드(N6) 사이에 접속되며 게이트로 캐리(C0)를 입력받는 PMOS 트랜지스터(Q1)와, 상기 노드(N6) 및 노드(N7) 사이에 접속되며 게이트로 캐리 발생신호(G0)를 입력받는 PMOS 트랜지스터(Q6)와, 상기 노드(N7) 및 노드(N8) 사이에 접속되며 게이트로 캐리 전파신호(P1)의 보수값(/P1)을 입력받는 PMOS 트랜지스터(Q7)와, 상기 노드(N8) 및 노드(N9) 사이에 접속되며 게이트로 캐리 발생신호(G1)를 입력받는 PMOS 트랜지스터(Q8)와 상기 노드(N9) 및 노드(N10) 사이에 접속되며 게이트로 캐리 전파신호(P2)의 보수값(/P2)을 입력받는 PMOS 트랜지스터(Q9)와, 상기 노드(N10)에 소오스 단자가 접속되며 게이트로 캐리 발생신호(G2)를 입력받는 PMOS 트랜지스터(Q10)와, 이 PMOS트랜지스터(Q10)의 드레인 단자에 상호 직렬로 접속된 다수개의 PMOS 트랜지스터(도시 생략)중에서 최종의 PMOS 트랜지스터(도시 생략)의 드레인 단자(노드(N11))와 노드(N12) 사이에 접속되며 게이트로 캐리 전파신호(Pn)의 보수값(/Pn)을 입력받는 PMOS 트랜지스터(Q11)와, 상기 노드(N12) 및 노드(N13) 사이에 접속되며 게이트로 n번째 비트의 캐리 발생신호(Gn)를 입력받는 PMOS 트랜지스터(Q12)와, 상기 노드(N13) 및 상기 PMOS 트랜지스터(Q11)의 소오스 단자에 접속된 노드(N11) 사이에 접속되며 게이트로 n번째 비트의 캐리 전파신호(Pn)를 입력받는 NMOS 트랜지스터(Q13)와, 상기 NMOS 트랜지스터(Q13)의 소오스 단자에 상호 직렬로 접속된 다수개의 NMOS 트랜지스터(도시 생략)중에서 최종의 NMOS 트랜지스터(도시 생략)의 소오스와 노드(N14) 사이에 접속되며 게이트로 캐리 전파신호 (P3) 및 그 캐리 전파신호(P3)의 보수값(/P3)을 각각 입력받는 NMOS 트랜지스터(Q14) 및 PMOS 트랜지스터(Q15)로 된 전달 게이트와, 상기 노드(N14) 및 상기 노드(N9) 사이에 접속되며 게이트로 캐리 전파신호(P2) 및 그 캐리 전파신호(P2)의 보수값(/P2)을 각각 입력받는 NMOS 트랜지스터(Q16) 및 PMOS 트랜지스터(Q17)로 된 전달 게이트와, 상기 노드(N9) 및 상기 노드(N7) 사이에 접속되며 게이트로 캐리 전파신호(P1) 및 그 캐리 전파신호(P1)의 보수값(/P1)을 각각 입력받는 NMOS 트랜지스터(Q18) 및 PMPS 트랜지스터(Q19)로 된 전달 게이트와, 상기 노드(N7) 및 노드(N15) 사이에 접속되며 게이트로 캐리 전달신호(P0)를 입력받는 PMOS 트랜지스터(Q20)와, 상기 노드(N15) 및 접지전압(Vss) 사이에 접속되며 게이트로 캐리(C)0를 입력받는 NMOS 트랜지스터(Q21)와, 전원전압(Vcc) 및 상기 노드(N6) 사이에 접속되며 게이트로 캐리 전파신호(P0)를 입력받는 PMOS 트랜지스터(Q2)와, 전원전압(Vcc) 및 상기 노드(N8) 사이에 접속되며 게이트로 캐리 전파신호(P1)를 입력받는 PMOS 트랜지스터(Q3)와, 전원전압(Vcc) 및 상기 노드(N10) 사이에 접속되며 게이트로 캐리 전파신호(P2)를 입력받는 PMOS 트랜지스터(Q4)와, 전원전압(Vcc) 및 상기 PMOS 트랜지스터(Q11)의 드레인 단자측에 연결된 노드(N12) 사이에 접속되며 게이트로 n번째 비트의 캐리 전파신호(Pn)를 입력받는 PMOS 트랜지스터(Q5)와, 상기 노드(N7) 및 접지전압(Vss) 사이에 접속되며 게이트로 캐리 발생신호(G0)를 입력받는 NMOS 트랜지스터(Q22)와, 상기 노드(N9) 및 접지전압(Vss) 사이에 접속되며 게이트로 캐리 발생신호(G1)를 입력받는 NMOS 트랜지스터(Q23)와, 상기 노드(N14) 및 접지전압(Vss) 사이에 접속되며 게이트로 캐리 발생신호(G2)를 입력받는 NMOS 트랜지스터(Q24)와, 상기 노드(N13) 및 접지전압(Vss) 사이에 접속되며 게이트로 n번째 비트의 캐리 발생신호(Gn)를 입력받는 NMOS 트랜지스터(Q25)를 구비한다.
여기서, 상기 노드(N7)의 전위 신호는 인버터를 통해 캐리(C1)의 값으로 출력되고, 상기 노드(N9)의 전위 신호는 인버터를 통해 캐리(C2)의 값으로 출력되며, 상기 PMOS 트랜지스터 (Q11) 및 상기 NMOS 트랜지스터(Q13)의 소오스 단자측에 연결된 상기 노드(N11)의 전위 신호는 인버터를 통해 n-1번째 비트의 캐리(Cn-1)의 값으로 출력되고, 상기 노드(N13)의 전위 신호는 인버터를 통해 n번째 비트의 캐리(Cn)의 값으로 출력된다.
동 도면에서, PMOS 트랜지스터(Q10)와 PMOS 트랜지스터(Q11)의 사이가 점선으로 표시되어 있는데, 실질적으로는 다수개의 PMOS 트랜지스터가 상술한 PMOS 트랜지스터(Q1∼Q9)와 같이 접속되어 있다.
그리고, NMOS 트랜지스터(Q13) 및 전달 게이트 (NMOS 트랜지스터(Q14)와 PMOS 트랜지시스터(Q15)로 된 전달 게이트)의 사이가 점선으로 표시되어 있는데, 실질적으로는 다수개의 NMOS 트랜지스터가 상술한 NMOS 트랜지스터(Q13)와 동일한 형태로 접속되어 있다. 이 경우, 상기 NMOS 트랜지스터(Q13)의 소오스는 인버터를 통해 캐리(Cn-1)를 출력하는 노드(N11)에 접속되는데, 상기 NMOS 트랜지스터(Q13)의 바로 아래에 접속되는 NMOS 트랜지스터(도시 생략)의 소오스는 인버터를 통해 캐리(Cn-2; 도시 생략)를 출력하는 노드에 접속되고, 상기 NMOS 트랜지스터(Q13)의 두번째 아래에 접속되는 NMOS 트랜지스터(도시 생략)의 소오스는 인버터를 통해 캐리(Cn-3; 도시 생략)를 출력하는 노드에 접속되는 형태로 구성된다.
상기 캐리 발생기는 캐리가 한 로직에서 발생할 수 있도록 하기 위해 C1, C2, C3···Cn의 발생함수를 구현하는데 있어 같은 트랜지스터를 사용하였다. 즉, 트랜지스터를 서로 공유하는 기법을 사용하여 한 로직 상에서 자리 올림수를 발생하도록 구현한 것이다.
이때, 어떤 함수 구현에 쓰여진 트랜지스터를 또 다른 함수 구현을 위해 다시 사용하기 위해서는 주어진 부울 함수 구현에 사용된 입력변수들에 여분의 입력변수들을 추가해야 한다.
상기 종속함수를 구현함에 있어서, 서로간에 이중(dual) 관계에 있는 PMOS와 NMOS트랜지스터 네트워크는 이미 구현된 스태틱(static) CMOS 복합 게이트에서 분리해 낼 수 있다.
이렇게 함으로써 주어진 부울 함수 구현 이외의 다른 부울 함수도 구현할 수 있으며, 이미 사용된 PMOS부분과 NMOS부분이 재 사용되어 공유가 가능하게 된다.
이러한 방식은 각각의 함수 구현시보다 사용되는 PMOS, NMOS가 양쪽 부분 모두에서 감소하기 때문에 효율적인 CMOS 레이 아웃을 가능하게 한다.
상기 제3도의 회로에서 PMOS가 있는 곳에 /P1/P2···/Pn의 리던던트 입력이 있는 것을 볼 수 있다.
이 추가된 리던던트 입력으로 인해 새로운 부울 함수와 기존의 구현된 함수 사이에 PMOS와 NMOS 부분의 공유가 가능하게 된다.
따라서 게이트 입력이 G0인 상기 PMOS 트랜지스터(Q6)의 드레인 노드(N7)와 P0가 게이트 입력인 상기 NMOS 트랜지스터(Q20)의 드레인 노드(N7)의 부분을 단순히 반전 게이트의 입력으로 사용하여 C의 자리올림을 구현할 수 있다.
상기 C1의 자리올림은 C1= G0+ C0P0로 표현되며, 이것은 종래의 자리올림 발생기의 부울 함수와 일치함을 알수 있다.
또한, C2,C3···Cn도 각각 상기 식1-1, 식1-2, 식1-4에 나타난 것과 같이 나타낼 수 있음을 알 수 있다.
제4도는 본 발명의 실시예에 채용되는 4비트 캐리 발생기의 회로도로서, 전원전압(Vcc) 및 노드(N16) 사이에 접속되며 게이트로 캐리(C0)를 입력받는 PMOS 트랜지스터(Q26)와, 상기 노드(N16) 및 노드(N17) 사이에 접속되며 게이트로 캐리 발생신호(G0)를 입력받는 PMOS 트랜지스터(Q31)와, 상기노드(N17) 및 노드(N18) 사이에 접속되며 게이트로 캐리 전파신호(P1)의보수값(/P1)을 입력받는 PMOS 트랜지스터(Q32)와, 상기 노드(N18)및 노드(N19) 사이에 접속되며 게이트로 캐리 발생신호(G1)를 입력받는 PMOS 트랜지스터(Q33)와, 상기 노드(N19) 및 노드(N20) 사이에 접속되며 게이트로 캐리 전파신호(P2)의 보수값(/P2)을 입력받는 PMOS 트랜지스터(Q34)와, 상기 노드(N20) 및 노드(N21) 사이에 접속되며 게이트로 캐리 발생신호(G2)를 입력받는 PMOS 트랜지스터 (Q35) 와, 상기 노드(N21) 및 노드(N22) 사이에 접속되며 게이트로 캐리 전파신호(P3)의 보수값(/P3)을 입력받는 PMOS 트랜지스터(Q36)와, 상기 노드(N22) 및 노드(N23) 사이에 접속되며 게이트로 캐리 발생신호(G3)를 입력받는 PMOS 트랜지스터(Q37)와, 상기 노드(N23) 및 노드(N21) 사이에 접속되며 게이트로 캐리 전파신호(P3) 및 그 보수값(/P3)을 각각 입력받는 NMOS 트랜지스터(Q38) 및 PMOS 트랜지스터(Q39)로 된 전달 게이트와, 상기 노드(N21) 및 상기 노드(N19) 사이에 접속되며 게이트로 캐리 전파신호(P2) 및 그 보수값(/P2)을 각각 입력받는 NMOS 트랜지스터(Q40) 및 PMOS 트랜지스터(Q41)로 된 전달 게이트와, 상기 노드(N19) 및 상기 노드(N17) 사이에 접속되며 게이트로 캐리 전파신호(1P) 및 그 보수값(/P1)을 각각 입력받는 NMOS 트랜지스터(Q42) 및 PMOS 트랜지스터(Q43)로 된 전달 게이트와, 상기 노드(N17) 및 노드(N24) 사이에 접속되며 게이트로 캐리 전파신호(P0)를 입력받는 NMOS 트랜지스터(Q44)와, 상기 노드(N24) 및 접지전압(Vss) 사이에 접속되며 게이트로 캐리(C0)를 입력받는 NMOS 트랜지스터(Q45)와, 전원전압(Vcc) 및 상기 노드(N16) 사이에 접속되며 게이트로 캐리 전파신호(P0)를 입력받는 PMOS 트랜지스터(Q27)와, 전원전압(Vcc) 및 노드(N18) 사이에 접속되며 게이트로 캐리 전파신호(P1)를 입력받는 PMOS 트랜지스터(Q28)와, 전원전압(Vcc) 및 노드(N20) 사이에 접속되며 게이트로 캐리 전파신호(P2)를 입력받는 PMOS 트랜지스터(Q29)와, 전원전압(Vcc) 및 노드(N22) 사이에 접속되며 게이트로 캐리 전파신호(P)를 입력받는 PMOS 트랜지스터(Q30)와, 상기 노드(N17) 및 접지전압(Vss) 사이에 접속되며 게이트로 캐리 발생신호(G0)를 입력받는 NMOS 트랜지스터(Q46)와, 상기 노드(N19) 및 접지전압(Vss) 사이에 접속되며 게이트로 캐리 발생신호(G1)를 입력받는 NMOS 트랜지스터(Q47)와, 상기 노드(N21) 및 접지전압(Vss) 사이에 접속되며 게이트로 캐리 발생신호(G2)를 입력받는 NMOS 트랜지스터(Q48)와, 상기 노드(N23) 및 접지전압(Vss) 사이에 접속되며 게이트로 캐리 발생신호(G3)를 입력받는 NMOS 트랜지스터(Q49)로 구성된다.
여기서, 상기 노드(N17)의 전위 신호는 인버터를 통해 캐리(C1)의 값으로 출력되고, 상기 노드(N19)의 전위 신호는 인버터를 통해 캐리(C2)의 값으로 출력되며, 상기 노드(N21)의 전위 신호는 인버터를 통해 캐리(C3)의 값으로 출력되고, 상기 노드(N23)의 전위 신호는 인버터를 통해 캐리(C4)의 값으로 출력된다.
상기 캐리 발생기는 제2도의 캐리 발생기와는 달리 캐리 전파신호의 보수값(/P1, /P2, /P3)이 게이트로 인가되는 상기 PMOS 트랜지스터(Q32, Q34, Q36)를 직렬로 연결하였고, 상기 NMOS 트랜지스터(Q38, Q40, Q42)에 캐리 전파신호의 보수값(/P1, /P2, /P3)을 입력으로 하는 PMOS 트랜지스터(Q39, Q41, Q43)를 병렬로 연결하여 구현한 것이다.
상기 4비트 캐리 발생기의 출력단자에서 동시에 출력되는 캐리(C1, C2, C3, C4)의 값을 부울 함수로 표현하면 다음과 같다.
C1= G0+ C0P0
C2= G1+ P1C1
C3= G2+ P2G1+ P2G1C1
C4= G3+ P3G2+ P3P2G1+ P3P2P1C1
이것은 상기 식1-1 내지 식1-4의 부울 함수식과 동일함을 알수 있다.
따라서 4개(C1, C2, C3, C4)의 캐리 신호를 발생시키는데 필요한 트랜지스터의 갯수가 56개에서 32개로 줄어 들게 된다.
또한, 이 경우 최대 캐리 발생 지연 경로가 종래 5개의 PMOS 직렬 연결 경로에서 2개의 PMOS와 3개의 NMOS 직렬 연결 경로로 바뀌어 속도를 향상시켰다. 그 실예로, 32 비트자리 자리올림 상기의 자리올림 발생기를 적용한 결과 상기의 경로 변경에 의해 12.5%의 속도 개선이 있었음을 알수 있었다.
제5도는 본 발명의 실시예에 따른 4비트 캐리 발생기를 이용한 전가산기의 블럭도를 나타낸 것으로, 외부로부터의 최하위 비트(20)의 디짓트(A0, B0)를 입력받아 논리 연산하여 합(S0)과 캐리 전파신호(P0)와 캐리 발생신호(G0)와 상기 캐리 발생신호(G0)의 보수값(/G0) 및 캐리(C0)를 발생하는 제1전가산 수단(21)과, 외부로부터의 두번째 비트(21)의 디짓트(A1, B1) 및 후술하는 캐리 발생수단(20)으로부터의 캐리(C1)를 입력받아 논리연산하여 합(S1)과 캐리 전파신호(P1)와 캐리 발생신호 (G1) 및 상기 캐리 발생신호(G1)의 보수값(/G1)을 발생하는 제2전가산 수단(22)과, 외부로부터의 세번째 비트(22)의 디짓트(A2, B2) 및 캐리 발생수단(20)으로부터의 캐리(C2)를 입력받아 논리 연산하여 합(S2)과 캐리 전파신호(P2)와 캐리 발생신호(G2) 및 상기 캐리 발생신호(G2)의 보수값(/G2)을 발생하는 제3전가산 수단(23)과, 외부로부터의 최상위 비트(23)의 디짓트(A3, B3) 및 캐리 발생수단(20)으로부터의 캐리(C3)를 입력받아 논리 연산하여 합(S3)과 캐리 전파신호(P3) 및 캐리 발생신호(G3)를 발생하는 제4전가산 수단(24)과, 상기 제1 내지 제4전가산 수단(21∼24)으로 부터의 신호들을 입력받아 캐리 발생여부를 판단하여 캐리(C1∼C4)의 발생시 그 다음 상위비트의 전가산기로 입력시켜 해당 비트의 디짓트 및 발생된 캐리를 덧셈하게 하는 캐리 발생 수단(20)을 구비한다.
여기서, 상기 캐리 발생 수단(20)에서 출력되는 각 비트에서의 캐리(C1∼C3)는 해당 비트의 캐리 전파신호(Pi)를 게이트로 입력받는 NMOS 트랜지스터의 일단과 캐리 발생신호(Gi)를 게이트로 입력받는 PMOS 트랜지스터의 일단을 상호 결합시키고서 그 결합된 노드의 신호를 반전시킴으로써 발생된다.
그 동작은 실예를 들면서 보다 더 쉽게 설명하기로 한다.
만약, 0101(2)의 이진수와 0110(2)의 이진수가 입력되어 더해진다고 가정하자.
그러면, 상기 제1전가산기(21)의 입력 신호는 A0= 1, B0= 0으로 입력이 되고, 상기 제2전가산기(22)의 입력 신호는 A1= 0, B1= 1로 입력이 되고, 상기 제3전가산기(23)의 입력 신호는 A2= 0, B2= 0으로 입력이 된다.
상기 제1전가산기(21)의 캐리 전파신호(P0)는 1이고 캐리 발생신호(G0)는 0이므로, 캐리(C0)는 0이다.
그리고, 상기 제2전가산기(22)의 캐리 전파신호(P1)는 1이고 캐리 발생신호(G1)는 0이므로, 캐리(C1)는 0이다.
그리고, 상기 제3전가산기(23)의 캐리 전파신호(P2)는 0이고 캐리 발생신호(G2)는 1이므로, 캐리(C2)는 1이다.
그런데, 상기 제4전가산기(24)의 캐리 전파신호(P3)는 상기 제3전가산기(23)로 부터의 캐리(C3) '1'의 값이 더해져서 그 캐리 전파신호(P3)가 1이고, 캐리(C)는 0이다.
따라서, 상기 제1내지 제4전가산기(21 내지 24)의 출력단자(S0∼S3)로 논리 연산된 이진수(1011(2))의 값이 출력되게 된다.
상기 4비트의 디짓트를 연산하는 4개로 구성된 전가산기는 본 발명에서 구현된 하나의 캐리 발생기(20)를 사용함으로써, 그 면적과 데이타의 처리속도를 향상시켰다.
이상에서 설명한 본 발명의 전가산기를 논리 연산장치에 구현하게 되면, 전가산기의 캐리 발생기에 사용되는 트랜지스터의 갯수를 트랜지스터의 공유기법을 사용하여 최소화하고 캐리 발생 최대지연경로를 줄임으로써 속도를 개선시켜 ASIC 디자인 회로에서 그 사용빈도에 따라 래이아웃시 면적과 데이타 처리속도에 있어서 큰 향상을 가져올 수 있는 효과가 있다.

Claims (1)

  1. 논리연산장치의 전가산기에 있어서, 외부로부터의 최하위 비트(20)의 디짓트(A0, B0)를 입력받아 논리 연산하여 합(S0)과 캐리 전파신호(P0)와 캐리 발생신호(G0) 및 캐리(C0)를 발생하는 제1전가산 수단(21)과, 외부로부터의 두번째 비트(21)의 디짓트(A1, B1) 및 캐리(C1)를 입력받아 논리 연산하여 합(S1)과 캐리 전파신호(P1) 및 캐리 발생신호(G1)를 발생하는 제2전가산 수단(22)과, 외부로부터의 세번째 비트(22)의 디짓트(A2, B2) 및 캐리(C2)를 입력받아 논리 연산하여 합(S2)과 캐리 전파신호(P2) 및 캐리 발생신호(G2)를 발생하는 제3전가산 수단(23)과, 외부로부터의 최상위 비트(23)의 디짓트(A3, B3) 및 캐리(C3)를 입력받아 논리 연산하여 합(S3)과 캐리 전파신호(P3) 및 캐리 발생신호(G3)를 발생하는 제4전가산 수단(24)과, 상기 제1 내지 제4전가산 수단(21∼24)으로 부터의 신호들을 입력받아 캐리발생여부를 판단하여 캐리(C1∼C4)의 발생시 그 다음 상위 비트의 전가산기로 입력시켜 해당 비트의 디짓트 및 발생된 캐리를 덧셈하게 하는 캐리 발생수단(20)을 구비하고, 상기 캐리 발생 수단(20)은 상호 직렬로 접속되고 상기 캐리 전파신호의 보수값(/P1, /P2, /P3) 및 캐리 발생신호(G1, G2, G3)를 교번적으로 게이트로 입력받는 다수의 PMOS 트랜지스터(Q32∼Q37)와, 상기 다수의 PMOS 트랜지스터의 최종단에 직렬로 접속되고 상기 캐리 전파신호(P1, P2, P3) 및 해당 캐리 전파신호의 보수값(/P1, /P2, /P3)을 각각 게이트로 입력받는 NMOS트랜지스터와 PMOS트랜지스터로 된 전달 게이트(Q38, Q39; Q40, Q41; Q42, Q43)를 구비하며, 상기 캐리 발생 수단(20)에서 출력되는 캐리(C1, C2, C3)는 상기 캐리 전파신호의 보수값(/P1, /P2, /P3)을 게이트로 입력받는 PMOS트랜지스터의 일단과 상기 캐리 전파신호(G1, G2, G3)를 게이트로 입력받는 NMOS트랜지스터의 일단을 상호 접속시킨 노드의 신호를 반전시킴에 따라 얻어지는 것을 특징으로 하는 전가산기.
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