JPH06301519A - 多ビット入力加算器 - Google Patents
多ビット入力加算器Info
- Publication number
- JPH06301519A JPH06301519A JP5084778A JP8477893A JPH06301519A JP H06301519 A JPH06301519 A JP H06301519A JP 5084778 A JP5084778 A JP 5084778A JP 8477893 A JP8477893 A JP 8477893A JP H06301519 A JPH06301519 A JP H06301519A
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- JP
- Japan
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- adder
- bit
- input
- addition
- circuit
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Abstract
(57)【要約】
【目的】ＷＡＷＡＬＬＡＣＥの方式を利用した加算回路
においてその入力信号数を限定した場合にさらに高速な
多ビット入力加算器を提供する。 【構成】ＷＡＬＬＡＣＡの方式を利用して各桁の多ビッ
ト加算を行う多ビット入力加算器において、入力加算ビ
ット数ｎが５≦ｎ≦７の場合、入力加算信号を受ける第
１段目の全加算器列をキャリールックアヘッド型の多ビ
ット加算器Ｕ(i-1)1〜Ｕ(i+1)3で構成し、その出力信号
をツリー状に配置された全加算器ＣＬＡにて順次加算し
て２ビットの加算結果を得る。
においてその入力信号数を限定した場合にさらに高速な
多ビット入力加算器を提供する。 【構成】ＷＡＬＬＡＣＡの方式を利用して各桁の多ビッ
ト加算を行う多ビット入力加算器において、入力加算ビ
ット数ｎが５≦ｎ≦７の場合、入力加算信号を受ける第
１段目の全加算器列をキャリールックアヘッド型の多ビ
ット加算器Ｕ(i-1)1〜Ｕ(i+1)3で構成し、その出力信号
をツリー状に配置された全加算器ＣＬＡにて順次加算し
て２ビットの加算結果を得る。
Description
【０００１】
【産業上の利用分野】本発明は多ビット入力加算器に関
し、特に、ブースのアルゴリズムを使用した乗算器にお
いて部分積の加算を各桁について行う際に、ＷＡＬＬＡ
ＣＥの方式を使用して高速処理を可能とした並列型の加
算回路に関する。
し、特に、ブースのアルゴリズムを使用した乗算器にお
いて部分積の加算を各桁について行う際に、ＷＡＬＬＡ
ＣＥの方式を使用して高速処理を可能とした並列型の加
算回路に関する。
【０００２】
【従来の技術】従来の並列型乗算回路は、より高速性を
高める為にブースのアルゴリズムやＷＡＬＬＡＣＥの方
式を採用している。ブースのアルゴリズムは乗算におい
て、例えば乗算の２ビットに対する部分積を求めること
によって部分積の数を減らし、部分積の加算回数を減少
させて高速化を計るものである。また、ＷＡＬＬＡＣＥ
の方式は、生成された部分積を加算する際に各桁に全加
算器をツリー状に配置し加算の段数を減少させて高速化
を計る手法である。
高める為にブースのアルゴリズムやＷＡＬＬＡＣＥの方
式を採用している。ブースのアルゴリズムは乗算におい
て、例えば乗算の２ビットに対する部分積を求めること
によって部分積の数を減らし、部分積の加算回数を減少
させて高速化を計るものである。また、ＷＡＬＬＡＣＥ
の方式は、生成された部分積を加算する際に各桁に全加
算器をツリー状に配置し加算の段数を減少させて高速化
を計る手法である。
【０００３】図５に各桁が６ビット（部分積の数が６）
の場合におけるＷＡＬＬＡＣＥの方式による加算回路を
示す。図中、Ｕ(i-1)1〜Ｕ(i+1)4は全加算器であり、６
つの部分積におけるｉ番目の桁のデータはそれぞれａi
〜ｃi およびｄi 〜ｆi に与えられ、これらはそれぞれ
全加算器Ｕi1およびＵi2のＸ，Ｙ，ＣＩに入力される。
Ｕi1およびＵi2の出力ＳはＵi3のＸおよびＹに、出力Ｃ
Ｏは各々Ｕ(i+1)3のＣＩおよびＵ(i+1)4のＹに接続され
る。Ｕi3の残る入力ＣＩにはＵ(i-1)1のＣＯが接続され
る。さらにＵ(i-1)2の出力ＣＯはＵ(i+1)4のＣＩに、出
力ＳはＵi4のＸに接続される。Ｕi4の残る入力Ｙおよび
ＣＩにはそれぞれ、Ｕ(i-1)2およびＵ(i-1)3のＣＯが接
続され、この結果Ｕi4の２ビットの出力ＳおよびＣＯが
後段の２入力加算器ＣＬＡ（キャリールックアヘッド）
に入力される。
の場合におけるＷＡＬＬＡＣＥの方式による加算回路を
示す。図中、Ｕ(i-1)1〜Ｕ(i+1)4は全加算器であり、６
つの部分積におけるｉ番目の桁のデータはそれぞれａi
〜ｃi およびｄi 〜ｆi に与えられ、これらはそれぞれ
全加算器Ｕi1およびＵi2のＸ，Ｙ，ＣＩに入力される。
Ｕi1およびＵi2の出力ＳはＵi3のＸおよびＹに、出力Ｃ
Ｏは各々Ｕ(i+1)3のＣＩおよびＵ(i+1)4のＹに接続され
る。Ｕi3の残る入力ＣＩにはＵ(i-1)1のＣＯが接続され
る。さらにＵ(i-1)2の出力ＣＯはＵ(i+1)4のＣＩに、出
力ＳはＵi4のＸに接続される。Ｕi4の残る入力Ｙおよび
ＣＩにはそれぞれ、Ｕ(i-1)2およびＵ(i-1)3のＣＯが接
続され、この結果Ｕi4の２ビットの出力ＳおよびＣＯが
後段の２入力加算器ＣＬＡ（キャリールックアヘッド）
に入力される。
【０００４】このように、ＷＡＬＬＡＣＥの方式による
加算回路は全加算器をツリー状に配置し、各全加算器の
キャリーの伝播経路を、各桁内および各桁間で同一にし
高速化を計るものである。
加算回路は全加算器をツリー状に配置し、各全加算器の
キャリーの伝播経路を、各桁内および各桁間で同一にし
高速化を計るものである。
【０００５】
【発明が解決しようとする課題】図６に部分積が９つの
場合のＷＡＬＬＡＣＥの加算回路を示す。基本的に部分
積が６つの場合の回路構成と何ら変わるところはない。
ところで前述したＷＡＬＬＡＣＥの加算回路において、
その処理速度はキャリーの伝播経路で決定される。ま
た、全加算器は一般に図７に示す様な回路構成となり、
入力信号は１つの全加算器内で最悪の場合３つのゲート
を伝播していくことがわかる。図８に従来のＷＡＬＬＡ
ＣＥの加算回路における部分積の数（入力数ｎ）と最大
伝播ゲートの数の関係を示す。
場合のＷＡＬＬＡＣＥの加算回路を示す。基本的に部分
積が６つの場合の回路構成と何ら変わるところはない。
ところで前述したＷＡＬＬＡＣＥの加算回路において、
その処理速度はキャリーの伝播経路で決定される。ま
た、全加算器は一般に図７に示す様な回路構成となり、
入力信号は１つの全加算器内で最悪の場合３つのゲート
を伝播していくことがわかる。図８に従来のＷＡＬＬＡ
ＣＥの加算回路における部分積の数（入力数ｎ）と最大
伝播ゲートの数の関係を示す。
【０００６】ところで、乗算回路の高速化を図るために
は、乗算器の高速化はもちろんのこと前述した部分積和
を求めるための加算器をも高速化しなければならないと
いう問題点があった。
は、乗算器の高速化はもちろんのこと前述した部分積和
を求めるための加算器をも高速化しなければならないと
いう問題点があった。
【０００７】本発明の多ビット入力加算器はこのような
課題に着目してなされたものであり、その目的とすると
ころは、ＷＡＬＬＡＣＥの方式を利用した加算回路にお
いてその入力信号数を限定した場合にさらに高速な多ビ
ット入力加算器を提供することにある。
課題に着目してなされたものであり、その目的とすると
ころは、ＷＡＬＬＡＣＥの方式を利用した加算回路にお
いてその入力信号数を限定した場合にさらに高速な多ビ
ット入力加算器を提供することにある。
【０００８】
【課題を解決するための手段および作用】上記の目的を
達成するために、本発明は、ＷＡＬＬＡＣＥの方式を利
用して各桁の多ビット加算を行う多ビット入力加算器に
おいて、入力加算ビット数ｎが５≦ｎ≦７の場合、入力
加算信号を受ける第１段目の全加算器列をキャリールッ
クアヘッド型の多ビット加算器で構成し、その出力信号
をツリー状に配置された全加算器にて順次加算して２ビ
ットの加算結果を得る。
達成するために、本発明は、ＷＡＬＬＡＣＥの方式を利
用して各桁の多ビット加算を行う多ビット入力加算器に
おいて、入力加算ビット数ｎが５≦ｎ≦７の場合、入力
加算信号を受ける第１段目の全加算器列をキャリールッ
クアヘッド型の多ビット加算器で構成し、その出力信号
をツリー状に配置された全加算器にて順次加算して２ビ
ットの加算結果を得る。
【０００９】
【実施例】以下、図面を参照して本発明の実施例を説明
する。まず、本実施例の概略を説明する。本実施例のＷ
ＡＷＡＬＬＡＣＥの方式を利用した加算回路において
は、ツリー状に配置した全加算器の第１段目のみにＣＬ
Ａ型の多入力加算器を用いることによって加算の段数を
減少させるようにしたものである。
する。まず、本実施例の概略を説明する。本実施例のＷ
ＡＷＡＬＬＡＣＥの方式を利用した加算回路において
は、ツリー状に配置した全加算器の第１段目のみにＣＬ
Ａ型の多入力加算器を用いることによって加算の段数を
減少させるようにしたものである。
【００１０】図１は本実施例の基礎となる第１の原理説
明図であって、５入力の加算回路である。図中、Ｕ
(i-1)1〜Ｕ(i+1)3は全加算回路であり、ａi 〜ｂi およ
びｃi 〜ｅi はそれぞれＵi1のＸ，ＹおよびＵi2のＸ，
Ｙ，ＣＩに接続されている。Ｕi2のＣＯはＵi1のＣＩに
接続され、Ｕi1およびＵi2のＳはそれぞれＵi3のＸ、お
よびＹに、Ｕi1のＣＯはＵ(i+1)3のＣＩに、Ｕi3のＣＩ
はＵ(i-1)1のＣＯに接続され２ビットの出力信号を２入
力加算器ＣＬＡに印加している。ＷＡＬＬＡＣＥのツリ
ーにおいて、多ビット入力の第１段目の全加算器のキャ
リーをその段数内で伝播させることによって、第１段目
から第２段目の全加算器へ接続する信号線を減らし全体
のツリーの段数減少させることができる。
明図であって、５入力の加算回路である。図中、Ｕ
(i-1)1〜Ｕ(i+1)3は全加算回路であり、ａi 〜ｂi およ
びｃi 〜ｅi はそれぞれＵi1のＸ，ＹおよびＵi2のＸ，
Ｙ，ＣＩに接続されている。Ｕi2のＣＯはＵi1のＣＩに
接続され、Ｕi1およびＵi2のＳはそれぞれＵi3のＸ、お
よびＹに、Ｕi1のＣＯはＵ(i+1)3のＣＩに、Ｕi3のＣＩ
はＵ(i-1)1のＣＯに接続され２ビットの出力信号を２入
力加算器ＣＬＡに印加している。ＷＡＬＬＡＣＥのツリ
ーにおいて、多ビット入力の第１段目の全加算器のキャ
リーをその段数内で伝播させることによって、第１段目
から第２段目の全加算器へ接続する信号線を減らし全体
のツリーの段数減少させることができる。
【００１１】ところで、図１のように多ビット入力の第
１段目の全加算器のキャリーをそのままカスケード接続
にてその段数内で伝播させた場合は上位に伝播するにし
たがってキャリーは遅延する。従って、この第１段目の
全加算器をＣＬＡ（キャリールックアヘッド）型の多入
力加算器を用いることによって、最終段の２入力加算器
ＣＬＡ迄キャリーが伝播するゲート数を減少させ高速化
を実現するものである。
１段目の全加算器のキャリーをそのままカスケード接続
にてその段数内で伝播させた場合は上位に伝播するにし
たがってキャリーは遅延する。従って、この第１段目の
全加算器をＣＬＡ（キャリールックアヘッド）型の多入
力加算器を用いることによって、最終段の２入力加算器
ＣＬＡ迄キャリーが伝播するゲート数を減少させ高速化
を実現するものである。
【００１２】図２に、本発明の第１の実施例としてＷＡ
ＬＬＡＣＥの方式を利用した５ビットの加算回路を示
す。図中、Ｕ(i-1)1〜Ｕ(i+1)1は２ビットＣＬＡ型全加
算器、Ｕ(i-1)2〜Ｕ(i+1)2は全加算器である。５ビット
の入力ａi 〜ｅi はそれぞれＵi1のＸ1 ，Ｙ1 ，Ｘ0 ，
Ｙ0 ，ＣＩに、Ｕi1の出力Ｓ1 ，Ｓ0 はＵi2のＸ，Ｙ
に、ＣＯはＵ(i+1)2のＣＩに接続され、Ｕi2のＣＩには
Ｕ(i-1)1のＣＯ出力が供給されている。こうしてＵi2の
出力Ｓ，ＣＯは２入力加算器に与えられる。
ＬＬＡＣＥの方式を利用した５ビットの加算回路を示
す。図中、Ｕ(i-1)1〜Ｕ(i+1)1は２ビットＣＬＡ型全加
算器、Ｕ(i-1)2〜Ｕ(i+1)2は全加算器である。５ビット
の入力ａi 〜ｅi はそれぞれＵi1のＸ1 ，Ｙ1 ，Ｘ0 ，
Ｙ0 ，ＣＩに、Ｕi1の出力Ｓ1 ，Ｓ0 はＵi2のＸ，Ｙ
に、ＣＯはＵ(i+1)2のＣＩに接続され、Ｕi2のＣＩには
Ｕ(i-1)1のＣＯ出力が供給されている。こうしてＵi2の
出力Ｓ，ＣＯは２入力加算器に与えられる。
【００１３】図３に、前述の２ビットＣＬＡ型全加算器
の拡張として３ビットＣＬＡの内部回路例を示す。Ｘ0
〜Ｙ2 およびＣＩ入力の加算を行いＳ0 〜Ｓ2 およびＣ
Ｏに演算結果を出力するものである。図２におけるＵ
(i-1)1〜Ｕ(i+1)1はこの図３の回路においてＸ2 ，Ｙ2
，Ｓ2 に関係する部分の回路を削除することで構成で
きる。具体的には、Ｕi1のＸ0 ，Ｙ0 ，ＣＩ，Ｓ0 を図
３の回路のＸ0 ，Ｙ0 ，ＣＩ，Ｓ0 に、Ｕi1のＸ1 ，Ｙ
1 ，Ｓ1 ，ＣＯを図３の回路のＸ1 ，Ｙ1 ，Ｓ1 ，ＣＯ
に対応させ、Ｘ2 ，Ｙ2 ，Ｓ2 に関係する部分の回路を
削除し、図３の一点鎖線で囲まれた部分の回路で実現で
きる。
の拡張として３ビットＣＬＡの内部回路例を示す。Ｘ0
〜Ｙ2 およびＣＩ入力の加算を行いＳ0 〜Ｓ2 およびＣ
Ｏに演算結果を出力するものである。図２におけるＵ
(i-1)1〜Ｕ(i+1)1はこの図３の回路においてＸ2 ，Ｙ2
，Ｓ2 に関係する部分の回路を削除することで構成で
きる。具体的には、Ｕi1のＸ0 ，Ｙ0 ，ＣＩ，Ｓ0 を図
３の回路のＸ0 ，Ｙ0 ，ＣＩ，Ｓ0 に、Ｕi1のＸ1 ，Ｙ
1 ，Ｓ1 ，ＣＯを図３の回路のＸ1 ，Ｙ1 ，Ｓ1 ，ＣＯ
に対応させ、Ｘ2 ，Ｙ2 ，Ｓ2 に関係する部分の回路を
削除し、図３の一点鎖線で囲まれた部分の回路で実現で
きる。
【００１４】ところで、図３をみれば明らかなようにＣ
ＬＡ型加算器における、最大遅延パスに存在するゲート
数は４である。従って、図２に示す５ビット加算回路の
最大伝播ゲート数は、Ｕ(i-1)1〜Ｕi2又はＵi1〜Ｕi2の
経路において“４”＋“３”＝“７”となる。
ＬＡ型加算器における、最大遅延パスに存在するゲート
数は４である。従って、図２に示す５ビット加算回路の
最大伝播ゲート数は、Ｕ(i-1)1〜Ｕi2又はＵi1〜Ｕi2の
経路において“４”＋“３”＝“７”となる。
【００１５】図４は、本発明の第２の実施例として同様
の構成による７ビットの加算回路例を示したものであ
る。この回路における最大伝播ゲート数は、Ｕ(i-1)1〜
Ｕ(i-1)2〜Ｕi3又はＵi1〜Ｕi2〜Ｕi3の経路において
“４”＋“３”＋“３”＝“１０”となる。
の構成による７ビットの加算回路例を示したものであ
る。この回路における最大伝播ゲート数は、Ｕ(i-1)1〜
Ｕ(i-1)2〜Ｕi3又はＵi1〜Ｕi2〜Ｕi3の経路において
“４”＋“３”＋“３”＝“１０”となる。
【００１６】図９に本実施例によるＷＡＬＬＡＣＥの方
式を利用した加算回路における部分積の数（入力数ｎ）
と最大伝播ゲート数の関係を示す。図８と図９を比較す
ればわかるように、入力数ｎが（５≦ｎ≦７）の範囲に
あっては従来の方法に比べて最大伝播ゲート数をそれぞ
れ２ゲートずつ減少させ、更に高速な乗算回路を構成で
きる。本実施例によって最大伝播ゲート数を削減できる
際の加算器の入力ビット長は７ビット迄であり、これ以
上になる場合は、ＣＬＡの入力ビット長を増加するより
も１ビットの全加算器で構成した方が望ましい。又、Ｃ
ＬＡ型加算器の構成は実質的に４ビット程度以上となる
とその回路規模がかえって伝播速度を低下させる恐れが
ある。
式を利用した加算回路における部分積の数（入力数ｎ）
と最大伝播ゲート数の関係を示す。図８と図９を比較す
ればわかるように、入力数ｎが（５≦ｎ≦７）の範囲に
あっては従来の方法に比べて最大伝播ゲート数をそれぞ
れ２ゲートずつ減少させ、更に高速な乗算回路を構成で
きる。本実施例によって最大伝播ゲート数を削減できる
際の加算器の入力ビット長は７ビット迄であり、これ以
上になる場合は、ＣＬＡの入力ビット長を増加するより
も１ビットの全加算器で構成した方が望ましい。又、Ｃ
ＬＡ型加算器の構成は実質的に４ビット程度以上となる
とその回路規模がかえって伝播速度を低下させる恐れが
ある。
【００１７】
【発明の効果】以上に説明したように、本発明によれば
従来のＷＡＬＬＡＣＥの方式を利用した回路構成に比較
して、最大伝播ゲート数を減少させることが可能とな
り、従って更に高速な多ビット入力の加算器を提供する
ことによって、例えばブースのアルゴリズムを利用した
乗算回路に利用し動作速度を向上させることができる。
従来のＷＡＬＬＡＣＥの方式を利用した回路構成に比較
して、最大伝播ゲート数を減少させることが可能とな
り、従って更に高速な多ビット入力の加算器を提供する
ことによって、例えばブースのアルゴリズムを利用した
乗算回路に利用し動作速度を向上させることができる。
【図１】本実施例の基礎となる第１の原理説明図であ
る。
る。
【図２】本発明の第１の実施例の構成を示す図である。
【図３】第１実施例の回路内で使用される３ビットＣＬ
Ａ加算器の構成図である。
Ａ加算器の構成図である。
【図４】本発明の第２の実施例の構成を示す図である。
【図５】従来の６ビット入力加算回路の構成を示す図で
ある。
ある。
【図６】従来の９ビット入力加算回路の構成を示す図で
ある。
ある。
【図７】全加算器の構成を示す図である。
【図８】従来のＷＡＬＬＡＣＥの加算回路における部分
積の数（入力数ｎ）と最大伝播ゲートの数の関係を示す
図である。
積の数（入力数ｎ）と最大伝播ゲートの数の関係を示す
図である。
【図９】本発明の実施例に係るＷＡＬＬＡＣＥの方式を
利用した加算回路における部分積の数（入力数ｎ）と最
大伝播ゲート数の関係を示す図である。
利用した加算回路における部分積の数（入力数ｎ）と最
大伝播ゲート数の関係を示す図である。
Ｕ(i-1)1〜Ｕ(i+1)3…全加算回路、Ｕ(i-1)1〜Ｕ(i+1)1
…２ビットＣＬＡ型全加算器、Ｕ(i-1)2〜Ｕ(i+1)2は全
加算器、ＣＬＡ…２入力加算器。
…２ビットＣＬＡ型全加算器、Ｕ(i-1)2〜Ｕ(i+1)2は全
加算器、ＣＬＡ…２入力加算器。
Claims (1)
- 【請求項１】 ＷＡＬＬＡＣＥの方式を利用して各桁の
多ビット加算を行う多ビット入力加算器において、入力
加算ビット数ｎが５≦ｎ≦７の場合、入力加算信号を受
ける第１段目の全加算器列をキャリールックアヘッド型
の多ビット加算器で構成し、その出力信号をツリー状に
配置された全加算器にて順次加算して２ビットの加算結
果を得る構成としたことを特徴とする多ビット入力加算
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5084778A JPH06301519A (ja) | 1993-04-12 | 1993-04-12 | 多ビット入力加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5084778A JPH06301519A (ja) | 1993-04-12 | 1993-04-12 | 多ビット入力加算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06301519A true JPH06301519A (ja) | 1994-10-28 |
Family
ID=13840149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5084778A Withdrawn JPH06301519A (ja) | 1993-04-12 | 1993-04-12 | 多ビット入力加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06301519A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5903484A (en) * | 1996-07-24 | 1999-05-11 | Mitsubishi Denki Kabushiki Kaisha | Tree circuit |
-
1993
- 1993-04-12 JP JP5084778A patent/JPH06301519A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5903484A (en) * | 1996-07-24 | 1999-05-11 | Mitsubishi Denki Kabushiki Kaisha | Tree circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000704 |