JPH05233224A - 並列加算回路 - Google Patents
並列加算回路Info
- Publication number
- JPH05233224A JPH05233224A JP3740792A JP3740792A JPH05233224A JP H05233224 A JPH05233224 A JP H05233224A JP 3740792 A JP3740792 A JP 3740792A JP 3740792 A JP3740792 A JP 3740792A JP H05233224 A JPH05233224 A JP H05233224A
- Authority
- JP
- Japan
- Prior art keywords
- carry
- addition
- parallel
- circuit
- parallel adder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Abstract
(57)【要約】
【構成】桁入れの信号と２つの複数ビットデータとを入
力して加算と桁上げの信号を出力する並列加算回路とし
て、最下位ビットの桁入れに“０”を入力して前記２つ
の複数ビットデータを加算する第１の並列加算回路１Ａ
〜１Ｄと、最下位ビットの桁入れに“１”を入力して前
記２つの複数ビットデータを加算する第２の並列加算回
路２Ａ〜２Ｃと、前記第１の並列加算回路の加算及び桁
上げ出力と前記第２の並列加算回路の加算及び桁上げ出
力とを入力して前記第１の並列加算回路の桁上げ信号に
より選択し前記加算と桁上げの信号を出力する選択回路
３Ａ〜３Ｃとを備える。 【効果】下段からの桁入れを待つことなしに各段の加算
が出来るので、加算を高速にできると共に、小規模なハ
ードウェアで構成できる。
力して加算と桁上げの信号を出力する並列加算回路とし
て、最下位ビットの桁入れに“０”を入力して前記２つ
の複数ビットデータを加算する第１の並列加算回路１Ａ
〜１Ｄと、最下位ビットの桁入れに“１”を入力して前
記２つの複数ビットデータを加算する第２の並列加算回
路２Ａ〜２Ｃと、前記第１の並列加算回路の加算及び桁
上げ出力と前記第２の並列加算回路の加算及び桁上げ出
力とを入力して前記第１の並列加算回路の桁上げ信号に
より選択し前記加算と桁上げの信号を出力する選択回路
３Ａ〜３Ｃとを備える。 【効果】下段からの桁入れを待つことなしに各段の加算
が出来るので、加算を高速にできると共に、小規模なハ
ードウェアで構成できる。
Description
【０００１】
【産業上の利用分野】本発明は、並列加算回路に関し、
特に複数ビットデータの桁入れ、桁上げ付き並列加算回
路に関する。
特に複数ビットデータの桁入れ、桁上げ付き並列加算回
路に関する。
【０００２】
【従来の技術】従来の並列加算回路は、図４に示すよう
に、全加算回路９〜１３の桁上げ出力を次段の全加算回
路（１０〜１３）の桁入れとして縦続接続したものであ
る。この加算回路は全加算回路を１６段縦続接続したも
ので、１６ビットの並列加算が行える回路例である。
に、全加算回路９〜１３の桁上げ出力を次段の全加算回
路（１０〜１３）の桁入れとして縦続接続したものであ
る。この加算回路は全加算回路を１６段縦続接続したも
ので、１６ビットの並列加算が行える回路例である。
【０００３】この回路では、初段の加算ｘ1 ＋ｙ1 が全
加算回路９で行われ、その桁上げｃ1 がなされたのち、
次段の加算回路１０でｘ2 ＋ｙ2 ＋ｃ1 が行われ、その
桁上げｃ2 がなされ、これを繰返して最終段の加算ｘ16
＋ｙ16＋ｃ15が加算回路１３で行われ、桁上げｃ16がな
される。この回路は、初段から最終段まで、キャリー
（桁上げ）が伝播されることから、リプルキャリー型並
列加算器と呼ばれる方式である。
加算回路９で行われ、その桁上げｃ1 がなされたのち、
次段の加算回路１０でｘ2 ＋ｙ2 ＋ｃ1 が行われ、その
桁上げｃ2 がなされ、これを繰返して最終段の加算ｘ16
＋ｙ16＋ｃ15が加算回路１３で行われ、桁上げｃ16がな
される。この回路は、初段から最終段まで、キャリー
（桁上げ）が伝播されることから、リプルキャリー型並
列加算器と呼ばれる方式である。
【０００４】
【発明が解決しようとする課題】この従来の並列加算回
路では、下位の桁上げが行われてから上位の加算を行う
ため、演算時間が、桁上げの数、つまり全加算器の段数
に比例して増大する。従って、多数ビットの加算を行う
には、演算時間がかかり過ぎるという問題点があった。
路では、下位の桁上げが行われてから上位の加算を行う
ため、演算時間が、桁上げの数、つまり全加算器の段数
に比例して増大する。従って、多数ビットの加算を行う
には、演算時間がかかり過ぎるという問題点があった。
【０００５】本発明の目的は、このような問題を解決
し、演算時間を短縮した並列加算回路を提供することに
ある。
し、演算時間を短縮した並列加算回路を提供することに
ある。
【０００６】
【課題を解決するための手段】本発明の構成は、桁入れ
の信号と２つの複数ビットデータとを入力して加算と桁
上げの信号を出力する並列加算回路において、最下位ビ
ットの桁入れに“０”を入力して前記２つの複数ビット
データを加算する第１の並列加算回路と、最下位ビット
の桁入れに“１”を入力して前記２つの複数ビットデー
タを加算する第２の並列加算回路と、前記第１の並列加
算回路の加算及び桁上げ出力と前記第２の並列加算回路
の加算及び桁上げ出力とを入力して前記第１の並列加算
回路の桁上げ信号により選択し前記加算と桁上げの信号
を出力する選択回路とを備えることを特徴とする。
の信号と２つの複数ビットデータとを入力して加算と桁
上げの信号を出力する並列加算回路において、最下位ビ
ットの桁入れに“０”を入力して前記２つの複数ビット
データを加算する第１の並列加算回路と、最下位ビット
の桁入れに“１”を入力して前記２つの複数ビットデー
タを加算する第２の並列加算回路と、前記第１の並列加
算回路の加算及び桁上げ出力と前記第２の並列加算回路
の加算及び桁上げ出力とを入力して前記第１の並列加算
回路の桁上げ信号により選択し前記加算と桁上げの信号
を出力する選択回路とを備えることを特徴とする。
【０００７】
【実施例】図１は本発明の第１の実施例を示すブロック
図で、４ビットの並列加算回路１Ａ〜１Ｄ，２Ａ〜２Ｃ
を４段縦続接続して１６ビットの並列加算を行い、選択
回路３Ａ〜３Ｃで切換え出力するものである。
図で、４ビットの並列加算回路１Ａ〜１Ｄ，２Ａ〜２Ｃ
を４段縦続接続して１６ビットの並列加算を行い、選択
回路３Ａ〜３Ｃで切換え出力するものである。
【０００８】この並列加算回路１，２は、図２に示すよ
うなリプルキャリー型並列加算回路で、４ビットの全加
算器５〜８を順次接続して構成される。
うなリプルキャリー型並列加算回路で、４ビットの全加
算器５〜８を順次接続して構成される。
【０００９】入力である１６ビットのデータ（ｘ16，ｙ
16）〜（ｘ1 ，ｙ1 ）に対し、４ビットずつに区切る
と、初段の４ビット（ｘ4 ，ｙ4 ）〜（ｘ1 ，ｙ1 ）以
外は、下段から桁入れをしなければならない。そこで下
段からの桁上りが有りの場合と、無しの場合で、つま
り、桁入れに“０”を入力した場合と、“１”を入力し
た場合で同時に加算を実行させておき、下段の実際の桁
上げ値によりどちらかを選択して出力する。
16）〜（ｘ1 ，ｙ1 ）に対し、４ビットずつに区切る
と、初段の４ビット（ｘ4 ，ｙ4 ）〜（ｘ1 ，ｙ1 ）以
外は、下段から桁入れをしなければならない。そこで下
段からの桁上りが有りの場合と、無しの場合で、つま
り、桁入れに“０”を入力した場合と、“１”を入力し
た場合で同時に加算を実行させておき、下段の実際の桁
上げ値によりどちらかを選択して出力する。
【００１０】この方式を用いた場合、４ビットの並列加
算回路１，２は、並列に走らせておくことができるの
で、全体の演算時間は、４ビットの並列加算にかかる時
間と、３段分の選択回路を通る時間とになる。全加算器
５〜８の桁上げに要す時間をｔc とし、選択回路３に要
す時間をｔx とすると、最終段の桁上げが生じるまでの
全演算時間は、次の（１）式で表わされる。
算回路１，２は、並列に走らせておくことができるの
で、全体の演算時間は、４ビットの並列加算にかかる時
間と、３段分の選択回路を通る時間とになる。全加算器
５〜８の桁上げに要す時間をｔc とし、選択回路３に要
す時間をｔx とすると、最終段の桁上げが生じるまでの
全演算時間は、次の（１）式で表わされる。
【００１１】４ｔc ＋３ｔx ……（１） 一方、従来例（図３）に示すような方式では、全演算時
間は、１６ｔc ……（２）と表わされる。これら
（１），（２）の大小関係を比較すると、（２）式の方
が大きいので次の（３）式が得られる。
間は、１６ｔc ……（２）と表わされる。これら
（１），（２）の大小関係を比較すると、（２）式の方
が大きいので次の（３）式が得られる。
【００１２】 ４ｔc ＋３ｔx ＜１６ｔc ｔx ＜ ４ｔc ……（３） 選択回路３の１段分の時間は、桁上げ４段分の時間より
も小さくすることは可能であるので、本実施例により全
演算時間の短縮を図れる。
も小さくすることは可能であるので、本実施例により全
演算時間の短縮を図れる。
【００１３】次に、図１における４ビットの並列加算回
路１，２の部分を図３に示すような桁上げ先見型並列加
算器（キャリールックアヘッドアダー）で構成される場
合を本発明の第２の実施例として説明する。
路１，２の部分を図３に示すような桁上げ先見型並列加
算器（キャリールックアヘッドアダー）で構成される場
合を本発明の第２の実施例として説明する。
【００１４】桁上げ先見型並列加算器は、各ビットの加
算の桁上げが順に伝搬していく方式ではなく全ビットを
同時に参照し、その論理演算から求める方式で、加算出
力よりも先に桁上げ出力を決めようという回路である。
図３では、モジュロ２加算器１４〜１７と論理ゲートと
から構成され表現のしやすさからＰＬＡ形式（プログラ
マブル・ロジック・アレイ）としている。
算の桁上げが順に伝搬していく方式ではなく全ビットを
同時に参照し、その論理演算から求める方式で、加算出
力よりも先に桁上げ出力を決めようという回路である。
図３では、モジュロ２加算器１４〜１７と論理ゲートと
から構成され表現のしやすさからＰＬＡ形式（プログラ
マブル・ロジック・アレイ）としている。
【００１５】ここで、モジュロ２加算器１４（〜１７）
は、ＮＯＲ２５，ＮＡＮＤ２６およびＡＮＤ２７から構
成され、データｘ4 ｙ4 （〜ｘ1 ｙ1 ）を入力し、Ｐ，
Ｑ，Ｓ出力を得る。論理ゲートはＮＯＲ２１〜２４，イ
ンバータ３２，ＸＯＲ３３〜３６，ＡＮＤ４０〜４９お
よびバッファ回路５１〜５４で構成されており、加算出
力Ｓ１〜Ｓ４およびキャリー出力ＣＯが出力される。
は、ＮＯＲ２５，ＮＡＮＤ２６およびＡＮＤ２７から構
成され、データｘ4 ｙ4 （〜ｘ1 ｙ1 ）を入力し、Ｐ，
Ｑ，Ｓ出力を得る。論理ゲートはＮＯＲ２１〜２４，イ
ンバータ３２，ＸＯＲ３３〜３６，ＡＮＤ４０〜４９お
よびバッファ回路５１〜５４で構成されており、加算出
力Ｓ１〜Ｓ４およびキャリー出力ＣＯが出力される。
【００１６】一般に、桁上げ出力ｃi は、入力ｘi ，ｙ
i に対し、 ｃi ＝Ｑi ＋Ｐi Ｃi-1 但し、Ｐi ＝ｘi ＋ｙi ，Ｑi ＝ｘi ・ｙi で決まる。従って４ビット並列加算回路１，２の桁上げ
は、 ＣＯ＝Ｃ4 ＝Ｑ4 ＋Ｐ4 Ｃ3 ： ＝Ｑ4 ＋Ｐ4 Ｑ3 ＋Ｐ4 Ｐ3 Ｑ2 ＋Ｐ4 Ｐ3 Ｐ2 Ｑ1 ＋Ｐ4 Ｐ3 Ｐ2 Ｐ1 Ｃ0 となる。一方、加算出力は、Ｃ4 と同様にして計算した
Ｃ3 ，Ｃ2 ，Ｃ1 について、ｘi ，ｙi のＸＯＲ出力に
対し、ＸＯＲ演算したものとなる。
i に対し、 ｃi ＝Ｑi ＋Ｐi Ｃi-1 但し、Ｐi ＝ｘi ＋ｙi ，Ｑi ＝ｘi ・ｙi で決まる。従って４ビット並列加算回路１，２の桁上げ
は、 ＣＯ＝Ｃ4 ＝Ｑ4 ＋Ｐ4 Ｃ3 ： ＝Ｑ4 ＋Ｐ4 Ｑ3 ＋Ｐ4 Ｐ3 Ｑ2 ＋Ｐ4 Ｐ3 Ｐ2 Ｑ1 ＋Ｐ4 Ｐ3 Ｐ2 Ｐ1 Ｃ0 となる。一方、加算出力は、Ｃ4 と同様にして計算した
Ｃ3 ，Ｃ2 ，Ｃ1 について、ｘi ，ｙi のＸＯＲ出力に
対し、ＸＯＲ演算したものとなる。
【００１７】従来の桁上げ先見型並列加算器のみで１６
ビットの並列加算を行うとすると、図３を拡張して考え
れば明らかなように、ハードウェアの規模が莫大なもの
となる。また、４ビットの並列加算で５入力のゲートが
必要であるが、これが１６ビットの並列加算では、１７
入力相当を考慮しなければならず、遅延の面から見ても
実際上不利である。従って、本実施例の構成を用いた場
合には、桁上げ先見型の多数ビットの並列加算器を高速
でしかもハードウェアの規模が比較的小さく作成するこ
とができる。
ビットの並列加算を行うとすると、図３を拡張して考え
れば明らかなように、ハードウェアの規模が莫大なもの
となる。また、４ビットの並列加算で５入力のゲートが
必要であるが、これが１６ビットの並列加算では、１７
入力相当を考慮しなければならず、遅延の面から見ても
実際上不利である。従って、本実施例の構成を用いた場
合には、桁上げ先見型の多数ビットの並列加算器を高速
でしかもハードウェアの規模が比較的小さく作成するこ
とができる。
【００１８】
【発明の効果】以上説明したように本発明は、並列な多
数ビットの入力をいくつかに、例えば４ビットずつに分
割して、この分割された並列加算回路を、下段からの桁
上げが有る場合と無い場合で別々に持ち、別々に計算を
しておくことにより、下段からの桁入れを待つことなし
に各段の加算が行えるように出来、多数ビットの並列加
算器を極めて高速に、かつ比較的小さなハードウェア規
模で構成できるという効果を有する。
数ビットの入力をいくつかに、例えば４ビットずつに分
割して、この分割された並列加算回路を、下段からの桁
上げが有る場合と無い場合で別々に持ち、別々に計算を
しておくことにより、下段からの桁入れを待つことなし
に各段の加算が行えるように出来、多数ビットの並列加
算器を極めて高速に、かつ比較的小さなハードウェア規
模で構成できるという効果を有する。
【図１】本発明の第１の実施例のブロック図。
【図２】図１に示した４ビットの並列加算回路の一例の
ブロック図。
ブロック図。
【図３】図１に示した４ビットの並列加算回路の第２の
例のブロック図。
例のブロック図。
【図４】従来例の加算回路のブロック図。
１Ａ〜１Ｄ，２Ａ〜２Ｃ 並列加算回路（４ビット） ３Ａ〜３Ｃ 選択回路 ５〜１３ 全加算器 １４〜１７ モジュロ２加算器 ２１〜２５ ＮＯＲ回路 ２６ ＮＡＮＤ回路 ２７ ＡＮＤ回路（１入力反転） ３１，３２ インバータ回路 ３３〜３６ ＸＯＲ回路 ４０〜４９ ＡＮＤ回路 ５１〜５４ バッファ回路
Claims (2)
- 【請求項１】 桁入れの信号と２つの複数ビットデータ
とを入力して加算と桁上げの信号を出力する並列加算回
路において、最下位ビットの桁入れに“０”を入力して
前記２つの複数ビットデータを加算する第１の並列加算
回路と、最下位ビットの桁入れに“１”を入力して前記
２つの複数ビットデータを加算する第２の並列加算回路
と、前記第１の並列加算回路の加算及び桁上げ出力と前
記第２の並列加算回路の加算及び桁上げ出力とを入力し
て前記第１の並列加算回路の桁上げ信号により選択し前
記加算と桁上げの信号を出力する選択回路とを備えるこ
とを特徴とする並列加算回路。 - 【請求項２】 並列加算回路を複数段並列配置すると共
に、各段の桁上げ信号を各次段の桁入れ信号に入れて複
数段縦続接続した請求項１記載の並列加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3740792A JPH05233224A (ja) | 1992-02-25 | 1992-02-25 | 並列加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3740792A JPH05233224A (ja) | 1992-02-25 | 1992-02-25 | 並列加算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05233224A true JPH05233224A (ja) | 1993-09-10 |
Family
ID=12496675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3740792A Withdrawn JPH05233224A (ja) | 1992-02-25 | 1992-02-25 | 並列加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05233224A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010122741A (ja) * | 2008-11-17 | 2010-06-03 | Kumamoto Univ | データ処理装置 |
-
1992
- 1992-02-25 JP JP3740792A patent/JPH05233224A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010122741A (ja) * | 2008-11-17 | 2010-06-03 | Kumamoto Univ | データ処理装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |