JPH0467213B2 - - Google Patents

Description

【発明の詳細な説明】

［産業上の利用分野］ 本発明は増分器に関し、特に高速桁上げ技術を
応用して、比較的少ないゲート量で高速動作可能
なプライオリテイ・エンコーダに関する。 ［従来技術およびその問題点］ ２つのＮビツトオペランドを加算してＮビツト
の結果を得ること（しばしば桁上げ伝搬加算と呼
ばれる）はデジタル・プロセツサの基本的な演算
である。この演算を実行するために従来より種々
の桁上げ方式が用いられている。 桁上げ伝搬加算を簡単に実行するにはいわゆる
リツプル・アダー（ripple adder）を用いればよ
い。リツプル・アダーはビツト当りのトランジス
タが比較的少なくてすむが、一般的に比較的低速
である。リツプル・アダーはこのように他の加算
器の能力測定の基準としてしばしば用いられる様
な、基本的ではあるが、それだけに低速な加算器
である。 第１図は代表的なリツプル・アダー・セルを示
す図である。第１図において、Ａ(i)及びＢ(i)は加
えられる２つのオペランドのそれぞれのビツトで
あり、Cin(i)は前段のリツプル・アダー・セルか
らの桁上げ入力であり、Cout(i)はこのリツプ
ル・アダー・セルからの桁上げ出力であり、また
Ｄ(i)はこのリツプル・アダー・セルの和である。
ある１つのリツプル・アダー・セルの桁上げ出力
は次段のリツプル・アダー・セルの桁上げ入力と
なる。表１にPASCAL風の言語で書かれた、Ｎ
ビツト・リツプル・アダーの論理動作を説明する
プログラムを示す。なお、表１のプログラムにお
いて「＋」は論理和、「・」は論理積、「XOR」
は排他的論理和を示す。 表 １ For ｉ＝０ toN−１ DO BEGIN Ｋ(i)＝Ａ(i)＋Ｂ(i) Ｇ(i)＝Ａ(i)・Ｂ(i) Ｐ(i)＝Ａ(i)XOR Ｂ(i) Cout(i)＝Ｇ(i)＋〔Ｋ(i)・Cin(i)〕 ＝Cin（ｉ＋１） Ｄ(i)＝Ｐ(i)XOR Cin(i) End リツプル・アダーは桁上げ先見回路を付加する
ことにより高速化することができる。桁上げ先見
加算器を実現するために、リツプル・アダーは、
例えば４つのリツプル・アダー・セルから成るブ
ロツクで構成されている。４つの高速加算器の各
ブロツクは、第２図に示すように、ゲートが付加
されており、このゲートによりＫビツト（すなわ
ち、ORゲートＫ(i)の出力）が全て“１”の時、
前段のブロツクからの桁上げ出力がこのブロツク
を素通りして次段のブロツクに伝搬される。桁上
げ先見加算器は比較的高速であり、MOS回路で
安価に構成できる。 他の方法として、I.R.E.トランザクシヨンズ・
オン・エレクトロニツク・コンピユーターズ（I.
R.E.Transactions on Electronic Computers）
誌1960年６月号、第226頁に、スクランスキー
（Sklansky）氏により「条件付き和による加算論
理」として発表された条件付き和加算器がある。
条件付き和加算は非常に高速で動作するのだが、
上述の比較的低速の加算に較べて非常に多くのロ
ジツクを必要とする。その結果、条件付き和加算
はビツト当りの価格が非常に高いものとなつてし
まう。事実、この方法は広範囲には使用されてい
ない。 上記した様に、従来から桁上げ伝搬加算を実行
するために種々の桁上げ方式が使用されている。
しかし、これら公知の方式は新世代のコンピユー
タにとつてはしばしば遅すぎるものであつたり、
或は期待されるよりもはるかに複雑かつ高価なも
のであつた。 従つて、プライオリテイ・エンコーダを構成す
る場合においてもその動作を高速化するのは困難
であつたりあるいは大量のゲートを必要としてい
た。 ［発明の目的］ 本発明は上述した従来技術の問題点を解消し、
比較的少ないゲート量で高速に動作するプライオ
リテイ・エンコーダを提供することを目的とす
る。 ［発明の概要］ 本発明の原理をより一般的な形で具現した加算
器は中間桁上げ信号を発生するセルの直列接続構
成となつている。従つて、これら各ビツト対の中
間桁上げ信号は連続する段を独立して次々と伝播
していくことができる。従つて、このような加算
器によれば、従来技術と比較して全加算器の遅延
時間を減少させることができるとともに、回路の
複雑さを比較的低く抑えることができる。本発明
はこの動作をプライオリテイ・エンコーダに応用
したものである。 本発明で採用されている高速桁上げ方式はセル
の種類が比較的少なくてすむので、任意長の加算
器、増分器、プライオリテイ・エンコーダを構成
する場合には以下に図示するように規則的に容易
に結合することができる。従つて、本発明によれ
ば動作速度が速い回路を実現することができると
ともに、バイポーラ技術、MOS技術のいずれに
よりLSIを製造した場合でも、設計上の複雑さを
抑えて安価に製造することができる。 ［発明の実施例］ 以下、図面によつて本発明を詳細に説明する。 以下では先ず条件付き桁上げ加算と呼ばれてい
る桁上げ伝播加算を実行するために本発明の原理
を更に一般化した高速桁上げ方式を採用した２つ
の加算器Ａ，Ｂを開示する。その後で説明するよ
うに、これら２つの加算器Ａ，Ｂの構成は両方と
もプライオリテイ・エンコーダや更には増分器に
応用することができる。表２において、公知の桁
上げ方式を採用した加算器と上述の加算器Ａ，Ｂ
との比較を示した。表２に於て、加算器の速度は
全加算を実行するのに必要なゲート遅延段数によ
つて示してある。表２に示したデータは32ビツト
加算器の場合である。 第３Ａ図及び第３Ｂ図は条件付き桁上げ加算器
Ａを示す図であり、表３は条件付き桁上げ加算器
Ａに関連する論理式である。第３Ａ図には３種の
異なるセルが示されている。それらはスタート・
セル、任意の数（０でも良い）の継続セル、及び
エンド・セルである。第３Ｂ図は、９ビツト加算
器の場合のセル構成例を示す図である。この実施
例に於て、各ブロツクは２〜４個の１ビツト・セ
ルを備えている。すなわちブロツク０に２つのセ
ル、ブロツク１に３つのセル、そしてブロツク２
に４つのセルを備えている。例えば、第２ブロツ
ク（ｊ＝１）は３つのセルを備えており、ビツト
番号２はスタート・セル、ビツト番号３は継続
（continue）セル、そしてビツト番号４はエン
ド・セルである。

【表】

【表】 基本的に、各ブロツクに於て（例えばｊ＝０〜
２に於て）２つのリツプル桁上げ出力Cout0(i)及
びCout1(i)が発生される。各ブロツクのスター
ト・セルに於て桁上げ入力Cin0及びCin1はそれ
ぞれ“０”及び“１”と定義されていることに注
意されたい。この２つの桁上げ出力Coutは現在
のブロツクに入力された桁上げ入力Cinブロツク
(j)と結合することにより現在のブロツクの桁上げ
出力Coutブロツク(j)を発生する。ｊ＝０〜２の
全てのブロツクでそれらの２つの桁上げの連鎖
（Cout0−Cin0及びCout1−Cin1）が同時に次々と
伝搬される。ブロツク０は最初にその桁上げ出力
を発生し、そしてブロツク１に伝搬する。その
後、桁上げが各ブロツクを「飛び越す」ためには
ゲート１段分の遅延しか必要ない。よつて、条件
付き桁上げ加算器Ａにおいては、桁上げ伝搬遅延
時間を最小にした場合、ブロツクの大きさ、すな
わちビツト長は、ブロツク番号ｊの増加につれて
等差数列的（すなわち２，３，４，……等）に増
加するから、全遅延時間はオペランドのビツト長
の平方根にほぼ比例して増加する。 従つて条件付き桁上げ加算器Ａは桁上げ先見加
算器と比較して、表２からわかる様にビツト当り
の素子を17％増加するのみで25％の性能の向上を
得ることができる。同様に、条件付き桁上げ加算
器Ａは１ビツト・セルによつて構成されており、
他の高速化技術の様な複数ビツトにまたがつてい
るセルを使用してはいない。このことにより、実
現が容易でかつチツプ面積の使用効率が良好であ
る規則なレイアウトを持つ集積回路を作ることが
できる。 条件付き桁上げ加算器Ｂを第４図に示し、また
その動作を示すPASCAL風の言語で書かれたプ
ログラムを表４に示す。表４のプログラムはオペ
ランド長がＮビツトの場合について示しており、
またここで“２〓〓ｊ”は2^jを表わす。 この加算器Ｂの構成は条件付き桁上げ加算器Ａ
（第３Ａ図及び第３Ｂ図）と類似しており、また
同様にして入力はCin0＝１及びCin1＝１と見な
され、桁上げ出力がそれに従つて演算される。

【表】 第４図に於て、各ステージは各ビツトから発生
される桁上げ出力Cout0（ｊ，ｉ）及びCout1（ｊ，
ｉ）を、そのビツトへの桁上げ入力がそれぞれ
“０”及び“１”であると仮定して発生する。但
し、“ｊ”はステージ番号であり“ｉ”はビツト
番号であるとする。この目的は、ビツトのブロツ
ク全体に対して下位から与えられる桁上げ入力が
それぞれ“０”及び“１”であるとして各ビツト
に対する桁上げ入力を発生するためである。連続
する各ステージはこの機能を実行するとともに、
またこのブロツク用の桁上げ出力Cout1及び
Cout0を発生する。 第４図のステージ４に示される様に、各ビツト
に対しての最終的な桁上げ入力（表４のCout0
（ｋ，ｉ）及びCout1（ｋ，ｉ））が発生された段
階で、加算器に対しての桁上げ入力Cinが各ビツ
トに対する正しい桁上げ入力（表４のCin（ｉ＋
１））を選択する。そしてこの選択された桁上げ
入力は適切なＰビツトＰ（０）〜Ｐ(7)と排他的論
理和がとられ最終的な和Ｄ（０）〜Ｄ(7)が発生さ
れることを示している。 第４図から理解できるように、条件付き桁上げ
加算器Ｂと条件付き桁上げ加算器Ａとの主要な違
いは次の様である。条件付き桁上げ加算器Ｂに於
ては、ブロツクの大きさは２の累乗で増加する、
すなわち等比数列的に増加するものであるが、条
件付き桁上げ加算器Ａのブロツクの大きさは上記
した様に等差数列的に増加する。従つて条件付き
桁上げ加算器Ｂの全遅延時間は加算されるビツト
数の２を底とした対数に比例する。 条件付き桁上げ加算器Ａ，Ｂの桁上げは増分器
やプライオリテイ・エンコーダのいずれを構成す
る場合でも適用することができる。増分器はＮビ
ツトで表される数に１を加える回路であり、プラ
イオリテイ・エンコーダはＮビツト入力中の最優
先（最上位）ビツトをコード化した出力を発生す
る（例えば８ビツト−３ビツト・エンコーダ又は
10ビツト−４ビツト・エンコーダ）ものである。 第５図に条件付き桁上げ加算器Ｂにおける桁上
げを用いた増分器を示した増分器においては加算
における第２の入力Ｂ（０）〜Ｂ(7)を使用しない
ので、これらをゼロにセツトすることができる。
このとき第４図のステージ０で発生されるＫ，
Ｇ，Ｐは以下の様になる。 Ｋ＝Ａ・Ｂ＝０ Ｇ＝Ａ＋Ｂ＝Ａ Ｐ＝A_XORＢ＝Ａ 同様に、増分器を常にイネーブル状態にしたおく
場合には、Cin信号を“１”にセツトすることが
できる。この様にして、第４図に示した条件付き
桁上げ加算器Ｂから増分器としては論理的に冗長
なゲーウを全て除去することにより、第５図に示
した増分器を構成することができる。これと同様
の冗長ゲートの除去方法を用いて、第３Ａ図の条
件付き桁上げ加算器Ａを基に構成したものが第６
図に示した増分器である。第３Ａ図及び第３Ｂ図
に示した加算器と同様に、第６図の継続セルは各
ブロツクに於て必要なだけ何回でも使用すること
ができる。 条件付き桁上げ加算器Ｂの高速桁上げ方式を応
用した本発明の実施例の８ビツト−３ビツト・プ
ライオリテイ・エンコーダを第７図に示す。上記
した増分器と同様に、Ｂ（０）〜Ｂ(7)入力は“０”
にセツトされており、桁上げ信号は“１”にセツ
トされている。この実施例に於ては、桁上げ入力
は「イネーブル」として示されており、本プライ
オリテイエンコーダをイネーブル状態にしておく
都合上反転されている。（つまりイネーブル端子
は実際にはアースされて“０”が与えられている
のである）。各出力セルは３状態バツフア３０を
備えており、対応するゲート４０によりイネーブ
ルとされる。最初の４行に論理素子により、８ビ
ツト入力Ａ(7)〜Ａ(10)のうち、“１”となつている
最上位ビツトに対応するバツフア３０のみがイネ
ーブルされることが保証されている。各出力セル
の各３状態バツフア３０への入力は各演算子入力
のビツト番号に対応する適切に２進重み付けされ
た信号を結線されている。この様に、各３状態バ
ツフア３０は並列接続された３個のバツフアで構
成されており、３ビツト出力の３本のエンコード
出力線を形成している。各３状態バツフア３０の
イネーブル時の出力の設定は、Ａ（０）桁は０，
０，０に、Ａ(1)桁は０，０，１に、等々、Ａ(7)桁
の１，１，１に至る迄セツトされている。そして
各３状態バツフアへの３ビツト入力のうち最下位
の入力に対応する８個のバツフア（各桁から１つ
ずつ）の出力は共通接続されエンコード（０）出
力を形成し、中間重み付けされた（すなわち重み
２）入力に対応する８個のバツフア（各桁から１
つずつ）は共通接続されエンコーダ(1)出力を形成
し、そして最上位入力に対応する８個のバツフア
（各桁から１つずつ）は共通接続されエンコード
(2)出力を形成している。そしてこれら３本のエン
コード・ラインは８ビツト−３ビツト・エンコー
ダ機能を実行するための適切に重み付けされた出
力を供給し、適切にイネーブルされた３状態バツ
フア３０は入力語中にある“１”のうち最上位に
あるもののビツト位置に対応する所望の優先順位
を示す数を供給する。上記した増分器と同様にし
て、各ビツトに対して適切な数の３状態バツフア
を追加することに加えて、冗長ゲート除去の技法
により、第３Ａ図に示した条件付き桁上げ加算器
Ａを基に第８図に示したプライオリテイ・エンコ
ーダを構成することができる。この場合にも、第
８図に示した継続セルは各ブロツクに於て必要に
応じて何回も使用できる。 ［発明の効果］ 以上詳細に説明したように、本発明によれば、
比較的少ないゲート量で高速に動作するプライオ
リテイ・エンコーダを提供することができる。

【図面の簡単な説明】

第１図は従来技術に係るリツプル・アダーの１
ビツト分を示す図、第２図は従来技術に係る桁上
げ先見加算器を示す図、第４図は本発明に使用さ
れる桁上げ方式を用いて構成された加算器を示す
図、第３Ａ図および第３Ｂ図は第４図の加算器と
類似した桁上げ方式を用いて構成された加算器を
示す図、第５図および第６図は第３Ａ図、第３Ｂ
図および第４図の加算器に基づいて構成された増
分器を示す図、第７図は本発明の実施例を示す
図、第８図は第３Ａ図および第３Ｂ図の加算器に
基づいて構成されたプライオリテイ・エンコーダ
を示す図である。 Ａ，Ｂ……オペランド、Ｄ……和、Cin……桁
上げ入力、Cout……桁上げ出力。

Claims (1)

1. 【特許請求の範囲】 １ Ｎ桁のオペランドを対象とするプライオリテ
   イ・エンコーダにおいて、 下記の(A)ないし(C)： (A) 複数の第１のセル手段を有する１つの入力
   行：前記第１のセル手段の各々は前記オペラン
   ドから第１の桁を受け入れて、第１の論理出力
   信号を後続の行中の隣接するセル手段に与え
   る； (B) 複数の第２、第３、第４のセル手段を有する
   複数に中間行： （Ｂ−１） 前記第２のセル手段は直前の行中
   の隣接するセル手段からの論理出力信号を自
   行中の隣接するセル手段へ渡し、前記直前の
   行中の前記隣接するセル手段からの前記論理
   出力信号を後続の行中の隣接するセル手段へ
   渡す； （Ｂ−２） 前記第３のセル手段は直前の行中
   の隣接するセル手段からの論理出力信号と自
   行中の隣接するセル手段からの論理出力信号
   を組み合わせて第１の桁上げの出力信号を後
   続の行中の隣接するセル手段に与える； （Ｂ−３） 前記第４のセル手段は直前の行中
   の隣接するセルからの論理出力信号を後続の
   行中の隣接するセル手段へ渡す； (C) 複数の第５のセル手段を有する１つの出力
   行：前記第５のセル手段は自行中の隣接するセ
   ル手段からの論理出力信号と、前記入力行中の
   前記第１のセル手段からの前記第１の論理出力
   信号の内の選択されたものと、２進重み付け信
   号とを組み合わせて複数のエンコードされた出
   力信号を生成する； を設け、 前記複数の中間行は前記入力行と前記出力行と
   の間に結合され、 １番目の中間行においては、前記第２、第３、
   及び第４のセル手段の内の選択されたものがＲポ
   ジシヨン毎に繰り返されるように配置されてお
   り、 前記１番目の中間行に結合された２番目の中間
   行において、前記第２、第３、及び第４のセル手
   段の内の選択されたものがＳポジシヨン毎に繰り
   返されるように配置されており、 前記２番目の中間行に結合された３番目の中間
   行においては、前記第２、第３、及び第４のセル
   手段の内の選択されたものがＴポジシヨン毎に繰
   り返されるように配置されており、 前記繰り返しの長さ（Ｒ，Ｓ，Ｔ）は中間行の
   番号が１つ大きくなる毎に２倍になる幾何数列を
   形成する ことを特徴とする増分回路。