JPH0450615B2 - - Google Patents

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JPH0450615B2
JPH0450615B2 JP34118590A JP34118590A JPH0450615B2 JP H0450615 B2 JPH0450615 B2 JP H0450615B2 JP 34118590 A JP34118590 A JP 34118590A JP 34118590 A JP34118590 A JP 34118590A JP H0450615 B2 JPH0450615 B2 JP H0450615B2
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JP
Japan
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carry
adder
input
signal
block
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Ei Uea Furederitsuku
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Hewlett Packard Co
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Publication of JPH0450615B2 publication Critical patent/JPH0450615B2/ja
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Description

【発明の詳細な説明】
［産業上の利用分野］ 本発明は増分器に関し、特に高速桁上げ技術を
応用して、比較的少ないゲート量で高速動作可能
なプライオリテイ・エンコーダに関する。 ［従来技術およびその問題点］ ２つのＮビツトオペランドを加算してＮビツト
の結果を得ること（しばしば桁上げ伝搬加算と呼
ばれる）はデジタル・プロセツサの基本的な演算
である。この演算を実行するために従来より種々
の桁上げが方式が用いられている。 桁上げ伝搬加算を簡単に実行するためにはいわ
ゆるリツプル・アダー（ripple adder）を用いれ
ばよい。リツプル・アダーはビツト当りのトラン
ジスタが比較的少なくてすむが、一般的に比較的
低速である。リツプル・アダーはこのように他の
加算器の能力測定の基準としてしばしば用いられ
る様な、基本的ではあるが、それだけに低速な加
算器である。 第１図は代表的なリツプル・アダー・セルを示
す図である。第１図において、Ａ(i)及びＢ(i)は加
えられる２つのオペランドのそれぞれのビツトで
あり、Cin(i)は前段のリツプル・アダー・セルか
らの桁上げ入力であり、Cout(i)はこのリツプ
ル・アダー・セルからの桁上げ出力であり、また
Ｄ(i)はこのリツプル・アダー・セルの和である。
ある１つのリツプル・アダー・セルの桁上げ出力
は次段のリツプル・アダー・セルの桁上げ入力と
なる。表１にPASCAL風の言語で書かれた、Ｎ
ビツト・リツプル・アダーの論理動作を説明する
プログラムを示す。なお、表１のプログラムにお
いて「＋」は論理和、「・」は論理積、「XOR」
は排他的論理和を示す。 表 １ For ｉ＝０ to Ｎ−１ DO BEGIN Ｋ(i)＝Ａ(i)＋Ｂ(i) Ｇ(i)＝Ａ(i)・Ｂ(i) Ｐ(i)＝Ａ(i) XOR Ｂ(i) Cout(i)＝Ｇ(i)＋〔Ｋ(i)・Cin(i)〕＝Cin（ｉ＋ｌ） Ｄ(i)＝Ｐ(i) XOR Cin(i) End リツプル・アダーは桁上げ先見回路を付加する
ことにより高速化することができる。桁上げ先見
加算器を実現するために、リツプル・アダーは、
例えば４つのリツプル・アダー・セルから成るブ
ロツクで構成されている。４つの高速加算器の各
ブロツクは、第２図に示すように、ゲートが付加
されており、このゲートによりＫビツト（すなわ
ち、ORゲートＫ(i)の出力）が全て“１”の時、
前段のブロツクからの桁上げ出力がこのブロツク
を素通りして次段のブロツクに伝搬される。桁上
げ先見加算器は比較的高速であり、MOS回路で
安価に構成できる。 他の方法として、I.R.E.トランザクシヨンズ・
オン・エレクトロニツク・コンピユーターズ（I.
R.E.Transactions on Electronic Computers）
誌1960年６月号、第226項に、スクランスキー
（Sklansky）氏により「条件付き和による加算論
理」として発表された条件付き和加算がある。条
件付き和加算は非常に高速で動作するのだが、上
述の比較的低速の加算に較べて非常に多くのロジ
ツクを必要とする。その結果、条件付き和加算は
ビツト当りの価格が非常に高いものとなつてしま
う。事実、この方法は広範囲には使用されていな
い。 上記した様に、従来から桁上げ伝搬加算を実行
するために種々の桁上げ方式が使用されている。
しかし、これら公知の方式は新世代のコンピユー
タにとつてはしばしば遅すぎるものであつたり、
或は期待されるよりもはるかに複雑かつ高価なも
のであつた。 従つて、プライオリテイ・エンコーダを構成す
る場合においてもその動作を高速化するのは困難
であつたりあるいは大量のゲートを必要としてい
た。 ［発明の目的］ 本発明は上述した従来技術の問題点を解消し、
比較的少ないゲート量で高速に動作するプライオ
リテイ・エンコーダを提供することを目的とす
る。 ［発明の概要］ 本発明の原理より一般的な形で具現した加算器
は中間桁上げ信号を発生するセルの直列接続構成
となつている。従つて、これら各ビツト対の中間
桁上げ信号は連続する段を独立して次々と伝播し
ていくことができる。従つて、このような加算器
によれば、従来技術と比較して全加算器の遅延時
間を減少させることができるとともに、回路の複
雑さを比較的低く抑えることができる。本発明は
この動作をプライオリテイ・エンコーダに応用し
たものである。 本発明で採用されている高速桁上げ方式はセル
の種類が比較的少なくてすむので、任意長の加算
器、増分器、プライオリテイ・エンコーダを構成
する場合には以下に図示するように規則的に容易
に結合することができる。従つて、本発明によれ
ば動作速度が速い回路を実現することができると
ともに、バイポーラ技術、MOS技術のいずれに
よりLSIを製造した場合でも、設計上の複雑さを
抑えて安価に製造することができる。 ［発明の実施例］ 以下、図面によつて本発明を詳細に説明する。 以下では先ず条件付き桁上げ加算と呼ばれてい
る桁上げ伝播加算を実行するために本発明の原理
を更に一般化した高速桁上げ方式を採用した２つ
の加算器Ａ、Ｂを開示する。その後で説明するよ
うに、これら２つの加算器Ａ、Ｂの構成は両方と
もプライオリテイ・エンコーダや更には増分器に
応用することができる。表２において、公知の桁
上げ方式を採用した加算器と上述の加算器Ａ、Ｂ
との比較を示した。表２に於て、加算器の速度は
全加算を実行するのに必要なゲート遅延段数によ
つて示してある。表２に示したデータは32ビツト
加算器の場合である。 第３Ａ図及び第３Ｂ図は条件付き桁上げ加算器
Ａを示す図であり、表３は条件付き桁上げ加算器
Ａに関連する論理式である。第３Ａ図には３種の
異なるセルが示されている。それらはスタート・
セル、任意の数（０でも良い）の継続セル、及び
エンド・セルである。第３Ｂ図は、９ビツト加算
器の場合のセル構成例を示す図である。この実施
例に於て、各ブロツクは２〜４個の１ビツト・セ
ルを備えている。すなわちブロツク０に２つのセ
ル、ブロツク１に３つのセル、そしてブロツク２
に４つのセルを備えている。例えば、第２ブロツ
ク（ｊ＝１）は３つのセルを備えており、ビツト
番号２はスタート・セル、ビツト番号３は継続
（continue）セル、そしてビツト番号４はエン
ド・セルである。
【表】 表 ３ 全加算器に対して： Cinブロツク（０）＝Cin加算器 各ブロツクｊに対して： Cin0（０）＝０ Cin1（０）＝１ Coutブロツク(j)＝Cout0（imax）＋〔Cout1（imax）・C
inブロツク(j)〕＝Cinブロツク（ｊ＋１） ブロツクｊの各ビツトｉに対して： Ｋ(i)＝Ａ(i)＋Ｂ(i) Ｇ(i)＝Ａ(i)・Ｂ(i) Ｐ(i)＝Ａ(i) XOR Ｂ(i) Cout0(i)＝Ｇ(i)＋〔Ｋ(i)・Cin0(i)〕 ＝Cin0（ｉ＋１） Cout1(i)＝Ｇ(i)＋〔Ｋ(i)・Cin1(i)〕 ＝Cin1（ｉ＋１） Cin(i)＝Cin0(i)＋〔Cin1(i) ・Cinブロツク(j)〕 Ｄ(i)＝Ｐ(i) XOR Cin(i) 基本的に、各ブロツクに於て（例えばｊ＝０〜
２に於て）２つのリツプル桁上げ出力Cout0(i)及
びCout1(i)が発生される。各ブロツクのスター
ト・セルに於て桁上げ入力Cin0及びCin1はそれ
ぞれ“０”及び“１”と定義されていることに注
意されたい。この２つの桁上げ出力Coutは現在
のブロツクに入力された桁上げ入力Cinブロツク
(j)と結合することにより現在のブロツクの桁上げ
出力Coutブロツク(i)を発生する。ｊ＝０〜２の
全てのブロツクでそれらの２つの桁上げの連鎖
（Cout0−Cin0及びCout1−Cin1）が同時に次々と
伝搬される。ブロツク０は最初にその桁上げ出力
を発生し、そしてブロツク１に伝搬する。その
後、桁上げが各ブロツクを「飛び越す」ためには
ゲート１段分の遅延しか必要ない。よつて、条件
付き桁上げ加算器Ａにおいては、桁上げ伝搬遅延
時間を最小にした場合、ブロツクの大きさ、すな
わちビツト長は、ブロツク番号ｊの増加につれて
等差数列的（すなわち2.3.4.……等）に増加する
から、全遅延時間はオペランドのビツト長の平方
根をほぼ比例して増加する。 従つて条件付き桁上げ加算器Ａは桁上げ先見加
算器と比較して、表２からわかる様にビツト当り
の素子を17％増加するのみで25％の性能の向上を
得ることができる。同様に、条件付き桁上げ加算
器Ａは１ビツト・セルによつて構成されており、
他の高速化技術の様な複数のビツトにまたがつて
いるセルを使用してはいない。このことにより、
実現が容易でかつチツプ面積の使用効率が良好で
ある規則なレイアウトを持つ集積回路を作ること
ができる。 条件付き桁上げ加算器Ｂを第４図に示し、また
その動作を示すPASCAL風の言語で書かれたプ
ログラムを表４に示す。表４のプログラムはオペ
ランド長がＮビツトの場合について示しており、
またここで“２＊＊ｊ”は2jを表わす。 この加算器Ｂの構成は条件付き桁上げ加算器Ａ
（第３Ａ図及び第３Ｂ図）と類似しており、また
同様にして入力はCin0＝１及びCin1＝１と見な
され、桁上げ出力がそれに従つて演算される。
【表】 第４図に於て、各ステージは各ビツトから発生
される桁上げ出力Cout0（ｊ、ｉ）及びCout1（ｊ、
ｉ）を、そのビツトへの桁上げ入力がそれぞれ
“０”及び“１”であると仮定して発生する。但
し、“ｊ”はステージ番号であり、“ｉ”はビツト
番号であるとする。この目的は、ビツトのブロツ
ク全体に対して下位から与えられる桁上げ入力が
それぞれ“０”及び“１”であるとして各ビツト
に対する桁上げ入力を発生するためである。連続
する各ステージはこの機能を実行するとともに、
またこのブロツク用の桁上げ出力Cout1及び
Cout0を発生する。 第４図のステージ４に示される様に、各ビツト
に対しての最終的な桁上げ入力（表４のCout0
（ｋ、ｉ）及びCout1（ｋ、ｉ））が発生された段
階で、加算器に対しての桁上げ入力Cinが各ビツ
トに対する正しい桁上げ入力（表４のCin（ｉ＋
１））を選択する。そしてこの選択された桁上げ
入力は適切なＰビツトＰ（０）〜Ｐ(7)と排他的論
理和がとられ最終的な和Ｄ（０）〜Ｄ(7)が発生さ
れることを示している。 第４図から理解できるように、条件付き桁上げ
加算器Ｂと条件付き桁上げ加算器Ａとの主要な違
いは次の様である。条件付き桁上げ加算器Ｂに於
ては、ブロツクの大きさは２の累乗で増加する、
すなわち等比数列的に増加するものであるが、条
件付き桁上げ加算器Ａのブロツクの大きさは上記
した様に等差数列的に増加する。従つて条件付き
桁上げ加算器Ｂの全遅延時間は加算されるビツト
数の２を底とした対数に比例する。 条件付き桁上げ加算器Ａ、Ｂの桁上げは増分器
やプライオリテイ・エンコーダのいずれを構成す
る場合でも適用することができる。増分器はＮビ
ツトで表わされる数に１を加える回路であり、プ
ライオリテイ・エンコーダはＮビツト入力中の最
優先（最上位）ビツトをコード化した出力を発生
する（例えば８ビツト−３ビツト・エンコーダ又
は10ビツト−４ビツト・エンコーダ）ものであ
る。 第５図に条件付き桁上げ加算器Ｂにおける桁上
げを用いた増分器を示した増分器においては加算
における第２の入力Ｂ（０）〜Ｂ(7)を使用しない
ので、これらをゼロにセツトすることができる。
このとき第４図のステージ０で発生されるＫ、
Ｇ、Ｐは以下の様になる。 Ｋ＝Ａ・Ｂ＝０ Ｇ＝Ａ＋Ｂ＝Ａ Ｐ＝Ａ XOR Ｂ＝Ａ 同様に、増分器を常にイネーブル状態にしてお
く場合には、Cin信号を“１”にセツトすること
ができる。この様にして、第４図に示した条件付
き桁上げ加算器Ｂから増分器としては論理的に冗
長なゲーウを全て除去することにより、第５図に
示した増分器を構成することができる。これと同
様の冗長ゲートの除去方法を用いて、第３Ａ図の
条件付き桁上げ加算器Ａを基に構成したものが第
６図に示した増分器である。第３Ａ図及び第３Ｂ
図に示した加算器と同様に、第６図の継続セルは
各ブロツクに於て必要なだけ何回でも使用するこ
とができる。 第７図は条件付き桁上げ加算器Ｂの高速桁上げ
方式を用いた８ビツト−３ビツト・プライオリテ
イ・エンコーダを示す図である。上記した増分器
と同様に、Ｂ（０）〜Ｂ(7)の入力は“０”にセツ
トされており、桁上げ信号は“１”にセツトされ
ている。このプライオリエイ・エンコーダに於て
は、桁上げ入力は「イネーブル」として示されて
おり、本プライオリテイエンコーダをイネーブル
状態にしておく都合上反転されている。（つまり
イネーブル端子は実際にはアースされて“０”が
与えられているのである）。各出力セルは３状態
バツフア３０を備えており、対応するゲート４０
によりイネーブルとされる。最初の４行の論理素
子により、８ビツト入力Ａ(7)〜Ａ(10)のうち、“１”
となつている最上位ビツトに対応するバツフア３
０のみがイネーブルされることが保証されてい
る。各出力セルの各３状態バツフア３０への入力
は各演算子入力のビツト番号に対応する適切に２
進重み付けされた信号と結線されている。この様
に、各３状態バツフア３０は並列接続された３個
のバツフアで構成されており、３ビツト出力の３
本のエンコード出力線を形成している。各３状態
バツフア３０のイネーブル時の出力設定は、Ａ
（０）桁は０、０、０に、Ａ(1)桁は０、０、１に、
等々、Ａ(7)桁の１、１、１に至る迄セツトされて
いる。そして各３状態バツフアへの３ビツト入力
のうち最下位の入力に対応する８個のバツフア
（各桁から１つずつ）の出力は共通接続されエン
コード（０）出力を形成し、中間重み付けされた
（すなわち重み２）入力に対応する８個のバツフ
ア（各桁から１つずつ）は共通接続されエンコー
ド(1)出力を形成し、そして最上位入力に対応する
８個のバツフア（各桁から１つずつ）は共通接続
されエンコード(2)出力を形成している。そしてこ
れら３本のエンコード・ラインは８ビツト−３ビ
ツト・エンコーダ機能を実行するための適切に重
み付けされた出力を供給し、適切にイネーブルさ
れた３状態バツフア３０は入力語中にある“１”
のうち最上位にあるもののビツト位置に対応する
所望の優先順位を示す数を供給する。上記した増
分器と同様にして、各ビツトに対して適切な数の
３状態バツフアを追加することに加えて、冗長ゲ
ート除去の技法により、第３Ａ図に示した条件付
き桁上げ加算器Ａに基づいて構成した本発明の実
施例のプライオリテイ・エンコーダを第８図に示
す。この場合にも、第８図に示した継続セルは各
ブロツクに於て必要に応じて何回も使用できる。 ［発明の効果］ 以上詳細に説明したように、本発明によれば、
比較的少ないゲート量で高速に動作するプライオ
リテイ・エンコーダを提供することができる。
【図面の簡単な説明】
第１図は従来技術に係るリツプル・アダーの１
ビツト分を示す図、第２図は従来技術に係る桁上
げ先見加算器を示す図、第３Ａ図および第３Ｂ図
は本発明に使用される桁上げ方式を用いて構成さ
れた加算器を示す図、第４図は第３Ａ図および第
３Ｂ図の加算器と類似した桁上げ方式を用いて構
成された加算器を示す図、第５図および第６図は
第３Ａ図、第３Ｂ図および第４図の加算器に基づ
いて構成された増分器を示す図、第７図は第４図
の加算器に基づいて構成されたプライオリテイ・
エンコーダを示す図、第８図は本発明の実施例を
示す図である。 Ａ，Ｂ：オペランド、Ｄ：和、Cin：桁上げ入
力、Cout：桁上げ出力。

Claims (1)

  1. 【特許請求の範囲】 １ 複数のブロツクを設け、Ｎ桁のオペランドを
    対象とするプライオリテイ・エンコーダにおい
    て、 前記各ブロツクは下記の(A)及び(B)： (A) 当該ブロツクを開始／継続する複数のスター
    ト／継続セル手段：前記スタート／継続セル手
    段の各々は下記の（Ａ−１）ないし（Ａ−４）
    を有する； (A‐1) 前記オペランドからの第１の桁を受け入
    れて第１の論理出力信号を与える第１入力手
    段； (A‐2) 前記第１入力手段からの第１の論理出力
    信号と第１の桁上げ入力信号を組み合わせ
    て、第１の桁上り出力信号を与える第１桁上
    げ手段； (A‐3) 第１のブロツク・イネーブル信号を当該
    スタート／継続セル手段を貫くように結合す
    る第１ブロツク・イネーブル手段； (A‐4) 前記第１入力手段からの論理出力信号
    と、前記第１のブロツク・イネーブル信号
    と、前記第１の桁上げ入力信号と、第１の２
    進重み付け信号とを組み合わせて、第１の複
    数のコード化された出力信号を与える第１エ
    ンコーダ出力手段； (B) 前記ブロツクの各々を終了させるエンド・セ
    ル手段：前記エンド・セル手段は下記の（Ｂ−
    １）ないし（Ｂ−４）を有する： (B‐1) 前記オペランドからの第２の桁を受け入
    れて、第２の論理出力信号を与える第２入力
    手段； (B‐2) 前記第２入力手段からの第２の論理出力
    信号と先行するセル手段からの第２の桁上げ
    入力信号とを組み合わせて、第２の桁上げ出
    力信号を与える第２桁上げ手段； (B‐3) 前記第２の桁上げ出力信号を第２のブロ
    ツク・イネーブル信号と組み合わせて、最終
    のブロツク・イネーブル信号を与える第２ブ
    ロツク・イネーブル手段； (B‐4) 前記第２入力手段からの論理出力信号
    と、前記第２のブロツク・イネーブル信号
    と、前記第２の桁上げ入力信号と、第２の２
    進重み付け信号とを組み合わせて、第２の複
    数のコード化された出力信号を与える第２エ
    ンコーダ出力手段； を設け、 前記複数のブロツクは前記最終ブロツク・イネ
    ーブル信号と前記複数のコード化された出力信号
    のみによつて直列に接続され、 前記ブロツクの各々は直列接続された可変個数
    のスタート／継続セル手段を有し、 前記直列接続された可変個数のスタート／継続
    セル手段は前記第１の桁上げ出力信号と、前記第
    １のブロツク・イネーブル信号と、前記複数のコ
    ード化された出力信号とによつて互いに直列に接
    続され、 前記ブロツクの各々の最後の前記スタート／継
    続セル手段は、前記第１の桁上げ出力信号と、前
    記第１のブロツク・イネーブル信号と、前記複数
    のコード化された出力信号によつて前記エンド・
    セル手段に直列に結合され、 前記直列に接続されている複数のブロツク中の
    前記可変個数のスタート／継続セル手段の個数は
    等差数列的に増加する ことを特徴とするプライオリテイ・エンコーダ。
JP2341185A 1982-08-23 1990-11-30 プライオリティ・エンコーダ Granted JPH03228121A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US41080782A 1982-08-23 1982-08-23
US410807 1982-08-23

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP15400083A Division JPS5957343A (ja) 1982-08-23 1983-08-23 加算回路

Publications (2)

Publication Number Publication Date
JPH03228121A JPH03228121A (ja) 1991-10-09
JPH0450615B2 true JPH0450615B2 (ja) 1992-08-14

Family

ID=23626312

Family Applications (6)

Application Number Title Priority Date Filing Date
JP15400083A Granted JPS5957343A (ja) 1982-08-23 1983-08-23 加算回路
JP2341186A Granted JPH03228122A (ja) 1982-08-23 1990-11-30 加算回路
JP2341187A Granted JPH03229320A (ja) 1982-08-23 1990-11-30 増分回路
JP2341184A Granted JPH03228120A (ja) 1982-08-23 1990-11-30 増分器
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